一種Sigma Delta調制的SATA3擴頻時鐘發生器

王 希，邵 剛，呂俊盛，田 澤

(西安航空計算技術研究所 集成電路與微系統設計航空科技重點實驗室，陜西 西安 710076)

一種Sigma Delta調制的SATA3擴頻時鐘發生器

王 希，邵 剛，呂俊盛，田 澤

(西安航空計算技術研究所 集成電路與微系統設計航空科技重點實驗室，陜西 西安 710076)

文中設計了一款符合SATA3協議、具有Sigma Delta調制特性的擴頻時鐘發生器。該電路基于小數分頻鎖相環，由相位比較器、電荷泵、環路濾波器、壓控振蕩器、分頻器、三角波發生器和擴頻調制器組成。通過三角波發生器產生固定頻率的三角波，經過Sigma Delta調制器對三角波進行處理，實現對鎖相環環路分頻比的調制，進而使電路的環路特性滿足SATA3協議的要求。該擴頻時鐘發生器的輸入時鐘為100 MHz，時鐘輸出以31.25 kHz的調制頻率由6 GHz向下擴頻5 000 ppm，得到的功率相比于未使用向下擴頻時減小了21.58 dB。文中所設計的電路采用65 nm CMOS工藝，所用的電源電壓為1.2 V，功耗大小約為43 mW。該結構受到工藝參數變化的影響較小，電路結構相對簡單，性能穩定，便于集成。

SATA3;鎖相環;擴頻時鐘;三角波調制

1 概 述

近年來，芯片的接口速度越來越高，往往達到5 Gbps以上，由此產生了更為嚴重的EMI問題，對電子產品性能造成了惡劣影響。在高速接口電路中，傳統抑制電測干擾的辦法是使用屏蔽線和同軸線，但這會大大增加產品成本。相比之下，擴頻時鐘技術易于實現，適合在芯片設計中使用，可顯著降低系統設計開銷[1]。

圖1是時鐘向下擴頻的示意圖。

以三角波調制為例，擴頻調制后的時鐘頻率在fnormal與(1-δ)fnormal之間以fm為周期變化。其中，δ是擴頻調制系數，fnormal是非擴頻時的時鐘頻率，fm是調制頻率。在SATA3協議中，fnormal為6GHz，δ不超過5 000ppm，采取三角波調制且調制頻率fm為30～33kHz[2]。擴頻后的時鐘頻譜在功率峰值上將比原來未擴頻時有所下降,從而一定程度上抑制了電磁干擾。

2 系統設計

擴頻時鐘的產生，一般采取向鎖相環中注入調制信號的方式來調制環路參數，達到擴頻的目的。其主要的調制方式可根據對鎖相環調制位置的不同而分為以下三種。

圖1 時鐘向下擴頻的示意圖

第一種方法是調制鎖相環的輸入參考時鐘。這種方法會引入較大的數字噪聲，惡化時鐘信號的噪聲和抖動，影響擴頻的性能，不適合于片上實現。

第二種方法是調制壓控振蕩器的控制電壓。這種方式能直接控制輸出頻率，但是受限于模擬調制方式，易受工藝偏差影響，調制精度不高。

文中采用第三種方法，在鎖相環的反饋回路分頻器處進行調制。相比于調制參考時鐘、調制壓控振蕩器控制電壓等方式，受工藝參數變化影響小，性能穩定，電路結構簡單，便于集成，適合于SATA3等有時鐘擴頻要求的高速數據傳輸應用[3]。

所設計的擴頻時鐘產生電路結構如圖2所示，由相位比較器、電荷泵、環路濾波器、壓控振蕩器、分頻器、三角波發生器和擴頻調制器組成[4]。

圖2 系統結構圖

根據SATA3協議要求，輸出時鐘的目標頻率為6GHz，并需要以30～33kHz的頻率為周期進行向下5 000ppm的擴頻調制。三角波發生器產生周期為31.25kHz的三角波，對調制器的輸出進行控制。調制器對分頻器進行SigmaDelta調制，并控制分頻比呈三角波形式變化，利用環路的跟蹤特性使振蕩器的輸出時鐘頻率向下擴展，達到抑制電磁干擾的目的。

3 電路設計

3.1 電荷泵

電流轉向電荷泵的電路結構如圖3所示。

圖3 電荷泵

該電路在輸出點引入一個單位增益運放作為緩沖器，使電荷泵的輸出端跟蹤單位增益緩沖器的輸出端電位。在開關管打開與關閉的過程中，上下電流源器件的漏端始終與電荷泵輸出或單位增益緩沖器的輸出相連，減小了開關管源極向襯底電容的充放電。而且因為電流源總是處于導通狀態，雖然會增加一定的靜態功耗，但電荷泵的開關速度得到了大幅提高。

電流源采用共源共柵結構，增大了其輸出阻抗，提高充放電時電流的大小匹配，代價是縮小了輸出電壓的線性范圍。開關管為對管形式，減小了電荷的溝道注入和時鐘饋通效應的影響。該電路的最顯著特點是電流失配小，可低至1%，工作速度快，適用于參考時鐘頻率較高的系統中[5-6]。

3.2 振蕩器

振蕩器采用電感電容結構的壓控振蕩器，見圖4。

圖4 壓控振蕩器

相比于環形振蕩器，電感電容振蕩器具有低功耗和低噪聲的優點。

圖中電流鏡處的RC低通濾波能顯著改善電路的低頻噪聲性能。振蕩器頂部的電容和底部的電感則可以很好地抑制二次諧波[7]。

振蕩器由片上穩壓器供電，能充分隔離數字模塊耦合到電源上的各種噪聲[8]，提高了電路的噪聲性能。

諧振電路采用寬帶調諧結構。諧振電容由固定電容陣列和變容管組成。該電路將輸出頻率范圍分為若干個子帶，由固定電容陣列控制。在各個子帶內部，由振蕩器的輸入控制電壓Vtune對可變電容進行連續調節。

振蕩器之所以采用寬帶結構，一方面是考慮到需要在一定范圍內對工藝溫度和寄生等因素造成的頻率偏差進行及時修正，另一方面是為了進一步兼容其他協議的指標要求，以提高設計的可重用性[9-11]。

3.3 多模分頻器

多模分頻器的電路如圖5(a)所示。它由若干除2/除3單元級聯而成，每級相互獨立。隨著頻率降低，后級除2/除3單元的功耗和晶體管尺寸可以相應減小。圖5(b)為除2/除3單元的內部電路結構。當modin為0，電路為二分頻；當modin為1，電路為三分頻[12]。

圖5 多模分頻器和除2/除3單元

多模分頻器電路的分頻比N可表示為：

N=2n+2n-1pn-1+2n-2pn-2+…+2p1+p0

(1)

按照工作頻率的大小，一般可將多模分頻器分為前和后兩部分。前端電路的工作頻率高，將振蕩器的高頻信號分頻到較低的頻率，然后再由后半部分的可編程分頻器進一步分頻，把信號的頻率降低到目標頻率。

圖5(b)中的DLATCH可以采用CML或TSPC兩種結構。CML結構的工作頻率高，可以產生全差分輸出，能有效抑制共模干擾，缺點是存在直流功耗，頻率越高功耗越大，且電路中晶體管堆疊，給低電壓下的設計帶來一定難度。而在TSPC結構中，電路的節點電容通過存儲和泄放電荷來保存邏輯值。

隨著特征尺寸的減小，尤其在90nm以后，TSPC電路的工作上限頻率逐漸增大，受工藝偏差和溫度變化的影響較小。相比之下，由于電源電壓不斷降低，CML結構的設計難度增大，其應用會進一步受限。在功耗方面，CML結構存在直流偏置，相比之下，TSPC屬于動態邏輯，功耗較小[13-14]。

根據CML與TSPC結構的各自特點，文中的多模分頻器在工作頻率高的部分使用CML結構，低頻率部分使用TSPC結構，達到了優化電路功耗的目的。

3.4 三角波發生器

三角波發生器是用來實現30～33 kHz，5 000 ppm的向下擴頻功能的主要模塊之一。通過控制分頻器的分頻比在小范圍內呈周期性三角形波動，利用環路特性，進而使振蕩器的頻率隨之改變[4]。

該部分由分頻器、計數器、判決器組成。分頻器將反饋時鐘的頻率降低到計數器的工作頻率。計數器可以分別向上或向下計數，計數值作為調制控制輸出。假設計數器向上計數，當計數值達到某一高點時，判決器翻轉，使計數器開始向下計數，達到低點時則向上累加，周而復始，從而實現對分頻比的三角波調制。

3.5 擴頻調制器

擴頻調制器的作用是控制分頻器，使其產生與Fractional-N Sigma-Delta鎖相環相類似的小數分頻比。分頻比的小數部分由三角波發生器確定，從而使振蕩器的輸出頻率也呈三角波形式變化，而由此產生的量化噪聲則被推到高頻，最終被環路濾除。調制器采用MASH1-1-1結構[4]。

4 仿真結果

輸入參考時鐘頻率為100 MHz，環路的分頻比為60,考慮到兼顧其他協議的頻率要求，Sigma-Delta調制器的位寬設計為16 bit。為生成31.25 kHz的三角波，將三角波發生器中分頻器的分頻比設為25，使得判決器工作在4 MHz頻率下，計數下限為216·(1-60·0.005)=45 875，上限為65 535。

整個設計采用65 nm CMOS工藝,電源電壓1.2 V，功耗43 mW。頻譜仿真結果如圖6所示。

從圖中可見，當環路穩定后，擴頻時鐘輸出時鐘由6.001 GHz向下擴展到5.971 GHz，調制周期為31.6 kHz，相比未擴頻的時鐘，功率減小21.58 dB，實現了時鐘擴展功能。

圖6 頻譜仿真結果

5 結束語

文中完成了一款支持SATA3的可擴頻時鐘發生器的設計。采用Sigma-Delta調制器對環路的分頻器進行三角波調制，進而利用鎖定狀態下的環路特性，使得振蕩器輸出頻率被固定頻率三角波所調制，達到抑制系統時鐘電磁干擾的目的。

[1] Uppala R.使用擴頻時鐘產生器降低峰值EMI輻射[J].今日電子,2014(2):37-38.

[2] Cheng K,Hung C,Chang C.A 0.77ps RMS jitter 6-GHz spread-spectrum clock generator using a compensated phase-rotating technique[J].IEEE Journal of Solid-State Circuits,2011,46(5):1198-1213.

[3] Pareschi F,Setti G,Rovatti R.A 3-GHz serial ATA spread-spectrum clock generator employing a chaotic PAM modulation[J].IEEE Transactions on Circuits and Systems I:Regular Papers,2010,57(10):2577-2587.

[4] Chen W T, Hsu J C,Lune H W,et al. A spread spectrum clock generator for SATA-II[C]//Proc of IEEE international symposium on circuits and systems.[s.l.]:IEEE,2005:2643-2646.

[5] Rhee W.Design of high-performance CMOS charge pumps in phase-locked loops[C]//Proc of IEEE international symposium on circuits and systems.Orlando,FL:IEEE,1999:545-548.

[6] Cheng S,Tong H,Silva-Martinez J,et al.Design and analysis of an ultrahigh-speed glitch-free fully differential charge pump with minimum output current variation and accurate matching[J].IEEE Transactions on Circuits and Systems II:Express Briefs,2006,53(9):843-847.

[7] Andreani P,Sj?land H.Tail current noise suppression in RF CMOS VCOs[J].IEEE Journal of Solid-State Circuits,2002,37(3):342-348.

[8] Wang X,Bakkaloglu B.Systematic design of supply regulated LC-tank voltage - controlled oscillators[J].IEEE Transactions on Circuits and Systems I:Regular Papers I,2008,55(7):1834-1844.

[9] Berny A D,Niknejad A M,Meyer R G.A 1.8-GHz LCVCO with 1.3GHz tuning range and digital amplitude calibration[J].IEEE Journal of Solid-State Circuits,2005,40(4):909-917.

[10] 洪 麗，王小松，李志強，等.適用于RoF的2.35GHz頻率綜合器[J].半導體技術,2013,38(7):492-496.

[11] 尹喜珍，馬成炎，葉甜春,等.高靈敏度GNSS接收機頻率合成器設計[J].浙江大學學報:工學版,2013,47(1):70-76.

[12] Vaucher C S,Ferencic I,Locher M,et al.A family of low-power truly modular programmable dividers in standard 0.35-μm CMOS technology[J].IEEE Journal of Solid-State Circuits,2000,20(7):1039-1045.

[13] Nonis R,Palumbo E,Palestri P,et al.A design methodology for MOS current-mode logic frequency dividers[J].IEEE Transactions on Circuits and Systems I:Regular Papers I,2007,54(2):245-254.

[14] Pihl J.Design automation with the TSPC circuit technique:a high-performance wave digital filter[J].IEEE Transactions on VLSI Systems,2000,8(4):456-460.

A Spread Spectrum Clock Generator for SATA3 Based on Sigma Delta

WANG Xi，SHAO Gang，Lü Jun-sheng，TIAN Ze

(Key Laboratory for Aeronautics IC & Microsystem Design,China Aeronautics Computing Technique Research Institute，Xi’An 710076，China)

A spread spectrum clock generator for SATA3 with Sigma Delta modulation is proposed.The design is based on a fractional-N PLL,including phase detector,charge pump,loop filter,voltage-controlled oscillator,divider and triangular waveform modulator.The output waveform with constant frequency produced by the triangular waveform generator is transformed by a sigma delta modulator and controls the loop frequency divider to get compliance to SATA3.The circuit generates a 6 GHz clock with a 5000 ppm down spread spectrum modulated by a triangular waveform at 31.25 kHz with a 100 MHz reference clock.The power obtained is reduced 21.58 dB compared with not using spread spectrum.The circuit adopts 65 nm CMOS with a supply of 1.2 V,consuming 43 mW.The structure affected by process parameters change is small,and the circuit structure is relatively simple,with stable performance,easy to integration.

SATA3;PLL;spread spectrum clock;triangular waveform modulation

2015-06-16

2015-09-22

時間：2016-04-00

航空科學基金(2015ZC51036)；中國航空工業集團創新基金(2010BD63111)

王 希(1988-)，男，碩士，研究方向為高速數模混合集成電路設計；田 澤,博士,研究員,中航首席技術專家，研究方向為SoC設計、嵌入式系統設計、VLSI設計。

http://www.cnki.net/kcms/detail/61.1450.TP.20160322.1517.002.html

TP39

A

1673-629X(2016)04-0144-04

10.3969/j.issn.1673-629X.2016.04.032