低功耗高精度全CMOS基準源的設計

福州大學物理與信息工程學院 王萬金 陳群超

低功耗高精度全CMOS基準源的設計

福州大學物理與信息工程學院 王萬金 陳群超

基于華大九天EDA工具以及CSMC_0.18um工藝設計了一種適用于低功耗SoC系統的高精度電壓基準模塊。電路后仿真結果表明，此電路在1.8V電源電壓下，-40～125℃的溫度系數為14.47ppm/℃，基準電壓源輸出電壓約為564mV，27℃時靜態電流約為402nA，電路總靜態功耗約為724nW（包含啟動電路），1kHz時的電源抑制比為-39.55dB，電源上電后，電路能夠快速啟動，電路版圖面積（不包含外圍PAD）僅為0.0045mm2。

基準源；低功耗；高精度

0 前言

在集成電路設計中，基準電壓源隨處可見，幾乎所有的模擬和數字系統都需要用它來產生與溫度變化、電源電壓變化和工藝變化無關的直流電壓。電壓基準模塊是絕大多數SoC系統中必不可少的基礎模塊，用以提供不隨PVT變化的電壓或者電流。隨著SoC片上系統的發展，超大規模集成電路對于帶隙基準源的精度和功耗逐漸有著更高的要求。在當代SoC系統，尤其是可穿戴設備的設計過程中，功耗已經成為與面積和性能同等重要的設計指標，降低可重用IP的功耗會使整個SoC的功耗設計與分析更加簡便和快捷。因此他的性能嚴重影響著SoC系統的整體性能。

1 基準電路的工作原理

我們所提出的電壓基準源完整電路如圖1所示。基準模塊電路主要由啟動電路，電壓基準電路組成。其中，啟動電路由MS0～MS3、MSC組成，當電路正常啟動工作后會自動從基準電路斷開，以減小電路的功耗。電壓基準電路中，PM1、PM2、NM1、NM2、NM4組成自偏置電流源結構，PM1和PM2以及NM1和NM2分別組成電流鏡結構，并且相互提供偏置電流，通過電流鏡的相互耦合（正反饋），最終形成一股穩定的基準電流。PM3和NM3組成有源負載電路。PM4和NM0用于對電壓基準電路進行高溫階段的溫度補償，最終生成一個具有零溫度系數，并且輸出基準電壓不依賴于電源電壓的基準電壓。

圖1 高精度帶隙基準模塊電路圖

1.1 CMOS晶體管特性分析

根據CMOS晶體管的I-V特性，當MOS管工作于亞閾值區時，漏電流公式：

式中，K為MOS管的寬長比(W/L)，μ為載流子遷移率，T0為參考溫度，μ0為在T0下載流子遷移率，T為絕對溫度，m為一個與工藝有關的經驗系數（其值在1～2之間）；COX為柵氧化層電容；VTH為MOS管的閾值電壓；η為亞閾值斜率；VT(=kBT/q)為熱電壓，kB為波爾茲曼常數，q為單位電荷。實際絕大多數情況下，MOS管漏源電壓VDS遠大于VT，即VDS>=4VT，因此，式(1)可以化簡為：

同時，根據式（3）可推導出此時的柵源電壓表達式為：

當MOS管工作于飽和區時，漏電流可表示為：

根據式（5）可得到此柵源電壓表達式為：

當MOS管工作于線性區時，漏電流可表示為：

1.2 電壓基準電路分析

在電流源部分，采用具有自偏置結構的電流源，此時所有PMOS晶體管工作于飽和區，NMOS晶體管NM1和NM2工作于亞閾值區，晶體管NM3工作于飽和區，晶體管NM4工作于深線性區，用做電阻，以減小版圖面積。

假設NMOS晶體管NM1、NM2、NM3、NM4各自的載流子遷移率、柵氧化層電容、閾值電壓相等，且先不考慮體效應和溝道長度調制效應。則根據基爾霍夫電壓定律：

所以，基準電壓Vref表達式為：

根據電流鏡結構可得晶體管PM1與PM2、PM1與PM3的漏電流之比為：

聯立式（4）、（6）、（10）、（11），經化簡后可得表達式：

根據基爾霍夫電流定律，聯立式（11）可得：

因為晶體管NM4工作于深線性區，根據式（7）其漏電流表達式可近似寫成：

由電路圖結構可得：VGS4=Vref，聯立式（4）、（9）代入式（14）得：

聯立式（12）、（13）、（15）可得表達式：

閾值電壓可以寫成于溫度的線性關系：

式中是參考溫度，是負（一階）溫度系數。

聯立式（16）、（17）將基準電壓對溫度求偏導：

因為VTHN3(T0)=VTHN4(T0)，kt3=kt4，此時式（18）可寫成：

根據VT=kBT/q、式（19）可進一步化為：

式中，第一項表達式為正溫度特性，第二項為負的溫度特性，因此只要適當設置晶體管NM1～4、PM1～3就可以使得，即滿足以上式子，實現零溫度系數的基準電壓。

1.3 啟動電路和溫度補償電路

如圖1所示，在自偏置電流鏡結構中，由于負反饋電阻（工作在深線性區的MOS管NM4）存在，電路存在兩個工作點。為了使自 偏置電路正常工作，附加一個由MS0、MS1、MS2、MS3、MSC組成的啟動電路，保證電路正常啟動。可以發現，電源上電后電路能快速啟動。當電路正常穩定工作后，啟動電路會自動脫離基準電路，以降低電路的功耗。

根據式（16）調整各個管子尺寸，不能使得式（20）完全滿足，電路只能達到一階溫度補償。本文利用GGNMOS和GDPMOS管在高溫時的漏電流急劇增大的特性，對基準電壓做高溫階段的溫度補償，使其具有更好的溫度特性。

圖2 常溫下輸出基準電壓與電源電壓的關系。

圖3 基準電壓的溫度特性

圖4 交流分析：基準電壓的電源抑制比

圖5 常溫下輸出基準電壓與電源電壓的關系

2. 基準電路的仿真結果

基于華潤上華0.18um工藝設計電路，并使用華大九天EDA工具對電路進行仿真。圖2顯示在常溫下輸出基準電壓與電源電壓的關系，可以看到電源電壓大于0.8V時，基準能夠正常輸出基準電壓。輸出基準電壓的線性度為0.7%。圖3為帶隙基準的溫度特性曲線圖，電路經過溫度補償后達到較好的溫漂系數(ff工藝角下的溫漂系數僅為14.47 ppm/℃)，輸出基準電壓穩定在0.56V左右。圖4是對電路進行交流分析情況下帶隙基準的電源抑制比。在室溫下，電源電壓為1.8V時，輸出基準電壓在1kHz的電源抑制比為39.55dB。圖5是對電路進行瞬態分析后，電源電壓波形圖和輸出基準電壓的波形圖進行對比。通過對比，可以明確帶隙基準在電源上電后能夠穩定快速啟動。

表1顯示帶隙基準源在三個不同工藝角（tt、ff、ss）下，各個參數的結果。仿真結果表明，該電路可以獲得低功耗高精度的基準電壓。圖6是電壓基準源的完整版圖。

表1 不同工藝角下，帶隙基準源的性能

圖6 帶隙基準源版圖

3. 結論

本文提出了一種工作在亞閾值區的、不帶電阻的基準電壓源電路。通過MOS晶體管的柵源電壓和柵源電壓差產生具有正負溫度系數的電壓相加獲得零溫度系數的基準電壓。該電路結構具有較低的功耗，較低的溫度系數，較高的電源抑制比，并且具有較小的版圖面積，適用于應用在低功耗的SOC系統的電壓基準模塊。

[1]陳貴燦,等譯.畢查德·拉扎維著.模擬CMOS集成電路設計[M].西安,西安交通大學出版社,2002.12.

[2]Yanhan Zeng,Yirong Huang,Miaowang Zeng and Hong-Zhou Tan,A 1.2NW,2.1PPM/°C SUBTHRESHOLD CMOS VOLTAGE REFERENCE WITHOUT RESISTORS[J].IEEE J Solid-State Circuits

王萬金（1995-），男，福建泉州人，大學本科，現就讀于福州大學物理與信息工程學院微電子科學與工程專業。

陳群超（1983-），男，福建福州人，碩士，福州大學物理與信息工程學院助理研究員。