一種零中頻通用射頻前端的設計及實現

左盼盼，賽景波（北京工業大學電子信息與控制工程學院，北京100124）

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一種零中頻通用射頻前端的設計及實現

左盼盼，賽景波*
（北京工業大學電子信息與控制工程學院，北京100124）

摘要：針對傳統超外差式架構構成的通用射頻前端，其體積大、結構復雜、實現難度大、成本高、需要很高的鏡像抑制性能等缺點，設計了一種采用零中頻結構構成的通用射頻前端，其工作頻段為800 MHz～2400 MHz。該射頻前端在一款高性能解調器的基礎上，加入寬帶低噪聲放大器、程控射頻AGC電路、電調諧預選濾波器等電路，從而實現靈敏度優于-100 dBm/5 MHz，動態范圍大于100 dB的設計指標要求。

關鍵詞：射頻前端；零中頻；低噪聲放大器；自動增益控制；正交解調

隨著現代調制體制的快速發展，無線頻譜的利用率日益加劇，電磁環境越來越復雜，這就要求現代射頻前端向高靈敏度，大動態范圍，高線性的通用射頻前端方向發展。零中頻接收機將信號從射頻直接搬移到了零中頻，省去了中頻變換這一級，這樣接收機中的器件數量就減少很多，系統的體積也會相應地變小，成本也下降了，最重要的是零中頻結構的接收機沒有超外差結構［1］中存在的鏡像干擾問題。

國外對零中頻射頻前端研究比較早，且對零中頻技術的掌握比較成熟，目前主要針對零中頻結構的芯片研究比較多，近幾年，國內開始對零中頻射頻前端進行研究，目前主要集中在一些高校中，從2007年開始，起初只是研究現有的零中頻解調芯片，使用該芯片的典型電路設計零中頻射頻前端，其射頻前端只能驗證芯片的正確性，不具備實用性。到2011年，一些高校開始針對一些專用的通信系統，使用零中頻結構代替傳統的超外差式結構設計射頻前端電路［2］，但這些射頻前端工作頻率較窄，性能指標不高，不具有通用性。到了2013年，一些高校開始研究并且設計通用性零中頻射頻前端，但是最終的研究成果一些僅僅是對通用性零中頻射頻前端的可行性進行了論證并提出設計方案，一些雖然設計了通用性零中頻射頻前端的原理樣機，但從實際的測試結果中可看出，其性能指標價較差，研究成果還很不成熟。

1　零中頻通用射頻前端整體方案設計

通過對零中頻接收機［3］研究現狀和通用接收機指標要求的調研分析可知，僅通過解調器單一芯片實現的零中頻射頻前端，性能指標較低，一般只能應用于專用通信系統中，不具有通用性，然而為了實現高性能通用接收機要求的靈敏度優于-100 dBm/5 M/Hz、動態范圍大于100 dB的關鍵指標要求，本設計中創新設計了寬帶低噪聲放大器、程控射頻AGC電路、電調諧預選濾波器等電路，最后形成一個零中頻通用射頻前端的整體設計方案。整個射頻前端的拓撲結構如圖1所示。

圖1　射頻前端電路拓撲結構框圖

通過圖1可以看出，天線接收到的射頻信號首先經過低噪聲放大器放大，然后通過預選濾波器過濾帶外干擾和放大器非線性失真產物，再通過衰減器適當衰減后，通過功分器分為兩路信號，一路通過RMS檢波器檢波后由MCU內部的ADC芯片采集對應的電壓值，判斷電壓值的大小，控制三級衰減的衰減量，從而決定射頻AGC電路總增益大小，另一路通過AGC電路后送入解調器，解調器將輸入的射頻信號下變頻到I/Q兩路正交基帶信號，以差分信號形式輸出的基帶信號通過ADC驅動器，加入合適的共模電壓，并修正I/Q兩路增益誤差后，輸出給ADC芯片進行采集，最后通過軟件對數字基帶信號進行進一步的處理，從低噪聲放大器到ADC驅動器之間的電路為零中頻射頻前端部分，本文主要針對這部分設計及實現。

2　射頻前端關鍵電路的設計與實現

2.1低噪聲放大器的設計與實現

低噪聲放大器［4］是射頻前端中的關鍵模塊之一，它位于射頻前端電路的最前端，這就要求低噪聲放大器噪聲越小越好，并對接收到的微弱信號進行足夠的線性放大，還要求放大器有一定的增益。低噪聲放大器一般通過傳輸線直接和天線或雙工器相連，因此放大器的輸入端必須和它們有良好的匹配，從而達到最大功率傳輸或者最小噪聲系數。低噪聲放大器仿真原理圖如圖2所示。

通過調用ADS軟件中的S參數仿真控件、電壓駐波比仿真控件和穩定因子仿真控件對電路性能指標進行仿真分析，仿真結果如圖3所示。

由圖3曲線所示，在800 MHz～1 000 MHz的頻帶內，以Vds=3.3 V，Ids=60 mA作為平衡式低噪聲放大器的直流工作點所測得的放大器的S參數分別為：S11=-33.3 dB，S12=-27.1 dB，S21=21.9 dB，S22=-29 dB；放大器的其他性能指標為：噪聲系數FN（2）=1.7 dB，穩定性系數FS=1.1，輸入端駐波比VSWR1=1.1，輸出端駐波比VSWR2=1.1。以上參數均滿足設計指標要求。平衡式放大器實物圖及測試結果如圖4所示。

圖2　平衡式低噪聲放大器仿真原理圖

圖3　平衡式低噪聲放大器原理圖仿真結果

圖4　平衡式低噪聲放大器實物及測試結果

2.2程控射頻AGC電路設計與實現

本設計中創新設計了一個-80 dB～13 dB增益可控范圍的射頻AGC電路，從而實現動態范圍大于100 dB的指標要求，該AGC電路由3級數控衰減器、功分器、RMS檢波器、固定增益放大器和C8051F020單片機組成。其中每級數控衰減器的衰減值為0～-31 dB，固定增益放大器的增益值為13 dB，并且通過功分器、RMS檢波器和微控制器實現自動增益控制［5］功能。程控射頻AGC電路原理圖如圖5所示。

圖5　程控射頻AGC電路原理圖

該程控射頻AGC電路的工作原理為，檢波器對來自天線的射頻信號包絡進行檢波，輸出對應的電壓值，通過MCU內部集成的ADC模塊進行采集，與預存的門限值進行對比，判斷輸入信號的強度，通過GPIO口輸出相應的數字量，控制數控衰減器的衰減量，最后實現射頻AGC電路的功能。

2.2.1數控衰減器電路設計與實現

AGC電路的增益控制范圍由數控衰減器和固定增益放大器決定，數控衰減器對大信號進行適當衰減，確保各模塊電路工作在線性區，另外還可以使解調器工作在低噪聲狀態。數控衰減器要求有好的衰減準確度和低的插損（當設置成無衰減時），同時要易于控制。在此選用的Hittite公司6位數控衰減器—HMC472LP4。該數控衰減器工作頻率范圍是DC～3.0 GHz，在設置成無衰減狀態時插損小于2 dB，典型衰減準確度為± 0.5 dB。衰減值范圍為-0.5 dB～-31.5 dB，步進精度可達-0.5 dB。圖6和圖7分別給出了給出了HMC472LP4芯片的典型電路圖和其典型電路的衰減值仿真結果。

圖6　HMC472LP4芯片的典型電路圖

圖7　數控衰減器典型電路的衰減量仿真曲線

2.2.2 RMS檢波器電路設計與實現

為了實現自動增益控制，檢波器需要對射頻信號進行檢波，輸出一個與輸入信號的功率成線性關系的直流電壓。在此選用Hittite公司的均方根檢波器——HMC1021LP4E，其動態范圍為70 dB，輸入功率在-62 dBm～+8 dBm范圍內提供精確的電壓輸出，該輸出與射頻輸入信號功率呈線性關系，該檢波器最大可以對150 MHz的調制信號帶寬進行正確檢波。檢波管的電路原理圖如圖8所示。

圖8　均方根檢波管的電路原理圖

2.2.3功分器電路設計與實現

程控射頻AGC電路中功分器［6］的主要作用是將射頻信號分成兩路，一路送入檢波器，一路繼續送入后級的數控衰減器，并且盡可能保持相同輸出相位。本設計中采用的是Mini-Circuits公司的3 dB等分形式功分器——GP2S1+，該器件是基于當k=1時的3 dB Wilkinson功分器的原理設計而成的，該功分器的電路原理圖如下圖9所示。

圖9　功分器的電路原理圖

2.3解調器電路設計與實現

由于射頻前端采用零中頻架構，并且要求兩路正交I/Q［7］輸出，因此需要采用零中頻正交解調器實現。解調器主要負責將射頻調制信號轉換為基帶IQ信號，實現下變頻和IQ信號解調，經放大后進入ADC采樣。

MAX2118是Maxim公司生產的一種低成本直接變換調諧器芯片，其主要基于寬帶正交解調器結構將射頻信號直接轉換為基帶信號。芯片MAX2118包括射頻增益可控放大器、I/Q正交下混頻器、基帶增益可控放大器和基帶帶寬可控低通濾波器，其中射頻增益可控放大器與基帶增益可控放大器能夠提供大于79 dB的增益控制范圍。MAX2118芯片中信號部分電路設計如圖10所示。

圖10　MAX2118芯片中信號部分電路設計

2.4ADC驅動器電路設計與實現

ADC驅動器［8］電路采用AD8132芯片設計實現對輸入差分信號共模電壓調整功能，以驅動一款高性能混合信號前端（MxFE）處理器AD9862，該芯片采用3.3 V單電源供電，因此ADC驅動器的共模電壓為1.65 V，即VOCM=1.65 V，該電壓可以通過對3.3 V電源電壓分壓后濾波得到，參考AD8132的典型電路，對該電路進行改進后，使用PSpice仿真工具對電路進行仿真。ADC驅動器仿真原理圖和仿真結果分別如圖11和圖12所示。

圖11　ADC驅動器仿真原理圖

圖12　ADC驅動器仿真結果

若解調器MAX2118的輸出信號為擺幅0.6 V的差分信號，如圖12所示，下邊的兩條曲線表示的是共模電壓1 V，擺幅為0.6 V的差分輸入信號，該信號用來模擬解調器的差分輸出信號，該信號通過ADC驅動電路后，輸出信號共模電壓約為1.65 V，信號擺幅為0.6 V，此時信號更便于ADC滿量程采集，因此ADC驅動器電路滿足系統設計要求。

3　射頻前端整體測試與分析

完成射頻前端各模塊電路調試和測量后，通過射頻電纜將各部分電路連接成一個整體，考慮到射頻前端輸出的是零中頻差分信號，無法通過頻譜分析儀直接測量，因此采用信號發生器、USRP1-PKG基帶信號采集及處理板、安裝gnuradio的PC機搭建射頻前端測試平臺。射頻前端測試平臺如圖13所示。

圖13　射頻前端測試平臺框圖

3.1工作頻段測試

本設計要求射頻前端的工作頻段為800 MHz～2 400 MHz，通過寬帶匹配技術對各模塊電路實現頻率跨度為1.6 GHz的匹配設計，從而保證工作頻段滿足指標要求，為了測試該指標，通過信號發生器分別輸出載波頻率為800 MHz、1.4 GHz、2.0 GHz和2.4 GHz的AM調制信號，調制信號帶寬設置為200 kHz，功率為-100 dBm，分別觀察以上4個載波頻率時PC機上顯示的信號頻譜。

圖14　不同載波頻率下PC機顯示的信號頻譜

觀察以上測試結果可得到如下結論：（1）當輸入載波頻率分別為800 MHz、1.4 GHz和2.0 GHz的AM調制信號時，其輸出頻譜基本一致，頻譜純度較高，在200 kHz的調制信號帶寬內基本沒有多余的干擾信號，并且輸出信噪比大于12 dB，因此射頻前端在以上頻率下工作時，下變頻性能較好，為后續的信號解調提供了信噪比指標較好的基帶信號。（2）當輸入載波頻率為2.4 GHz的AM調制信號時，其輸出頻譜純度不高，存在一些干擾信號，這是由于測試環境中存在許多正在工作的WLAN設備，這些WLAN設備大部分工作頻率在2.4 GHz左右，且信號功率較大，因此容易耦合到射頻前端中，對輸出頻譜產生干擾，為了避免接收以上干擾信號，可以在微波暗室中對射頻前端進行測量，然而通過測試結果可以看出，即便在有干擾信號的情況下信號的信噪比仍然大于7 dB。（3）當輸入載波頻率分別為800 MHz、1.4 GHz、2.0 GHz和2.4 GHz的AM調制信號時，其輸出信號頻譜均存在一定的“載波偏移”現象，即通過射頻前端下變頻后，輸入信號與輸出信號之間存在一定的頻差，當輸入800 MHz時，頻差為7 kHz，輸入1.4 GHz時，頻差為10 kHz，輸入2.0 GHz和2.4 GHz時，頻差為20 kHz。這是由于在射頻前端下變頻過程中產生的“剩余載波”引起的，直流偏移［9］和本振誤差是產生剩余載波主要原因，由于在目前的芯片技術水平下，不可能完全避免該現象的產生，工程上一般通過數字下變頻的方法修正這部分的頻差，實現真正的零中頻。

3.2靈敏度及噪聲系數測試

為了測試射頻前端的靈敏度指標，通過信號發生器分別產生調制帶寬為200 kHz的AM信號和調制帶寬為1 MHz的FM信號，這兩種信號的載頻均為1.4 GHz、功率也均為-100 dBm，分別觀察輸入以上兩種信號時PC機上顯示的信號頻譜，通過計算得到靈敏度和噪聲系數［10］指標。

圖15　不同調制帶寬下PC機顯示的信號頻譜

通過以上測試結果可知，當輸入功率為-100 dBm、調制帶寬為200 kHz的AM信號時，觀察信號頻譜可知，此時信號的信噪比約為17.2 dB，根據靈敏度計算公式可得，當信噪比為0 dB時，靈敏度實測值為-117.2 dBm/200 kHz，而不考慮噪聲系數下的靈敏度理論值為-121 dBm/200 kHz，系統噪聲系數=靈敏度實測值-靈敏度理論值=3.8 dB。同樣，當輸入功率為-100 dBm、調制帶寬為1 MHz的FM信號時，觀察信號頻譜可知，此時信號的信噪比約為9.8 dB，根據靈敏度計算公式可得，當信噪比為0 dB時，靈敏度實測值為-109.8 dBm/1 MHz，而不考慮噪聲系數下的靈敏度理論值為-114 dBm/ 1 MHz，此時系統噪聲系數約為4.2 dB。噪聲系數相比于200 kHz調制帶寬時有所升高，這是由于噪聲系數是中頻帶寬內的積分，因此帶寬越寬噪聲系數越大。

3.3動態范圍及線性度測試

本設計要求動態范圍大于100 dB，即當中頻帶寬為1 MHz時，接收信號功率范圍至少為-106 dBm 到-6 dBm，另外本設計還要求線性度IIP3大于-10 dBm，為了測試以上指標，通過信號發生器分別產生信號功率為-106 dBm和-6 dBm的FM信號，以上兩種信號的載頻均為1.4 GHz，調制帶寬也均為1 MHz，調節射頻前端的系統增益，分別觀察輸入以上兩種信號時PC機上顯示的信號頻譜，從而判斷動態范圍和線性度指標是否滿足設計要求。

圖16　不同信號功率下PC機顯示的信號頻譜

通過以上測試結果可知，當輸入信號功率為-106 dBm時，輸出信號頻譜無明顯失真，存在大約為5 dB的信噪比，且輸出信號功率在-28 dBm左右，滿足ADC滿量程采集的指標要求，同樣當輸入信號功率為-6 dBm時，輸出信號頻譜純度較高，存在大約為18 dBm的信噪比，且輸出信號功率也在-28 dBm左右，因此當射頻前端輸入信號功率范圍從-106 dBm到-6 dBm變化時，其輸出信號功率均可以維持在-28 dBm左右，且信號均存在一定的信噪比裕量，另外，即便是當輸入信號功率大于-10 dBm，其輸出信號頻譜中無三階互調失真分量，因此該射頻前端的動態范圍和線性滿足設計指標要求。

對以上測試結果進行分析，射頻前端工作頻段為800 MHz～2400 MHz，靈敏度優于-100 dBm/ 5 MHz，動態范圍大于100 dB，線性度IIP3大于-6 dBm，滿足設計指標要求。

4　結論

本文不僅從理論上對射頻前端設計方案進行了驗證，還對射頻前端的具體電路進行了詳細設計和實現，完成了射頻前端PCB的設計，并制作出來射頻前端原理樣機，最后通過儀器和設備對射頻前

端的關鍵指標進行了測試，測試結果滿足設計指標要求，該射頻前端可用于軟件無線電、無線信號監測、盲信號分離和電子對抗等通信領域，具有廣闊的應用空間。

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左盼盼（1990-）男，漢族，安徽人，北京工業大學，研究生，主要研究方向為射頻微波電路設計及嵌入式系統，zuopan?pan123@gmail.com；

賽景波（1965-）男，漢族，北京人，北京工業大學，副教授，主要研究方向為無線通信，移動IP及嵌入式系統，saijing?bo@bjut.edu.cn。

The Study of High Accuracy Time Keeping Based on FPGA When Navigation Satellite Losing Connection*

WANG Jun1，2，WANG Lei1*，HE Xin2

（1.Science and Technology University of Suzhou，Suzhou Jiangsu 215000，China；2.Changchun Institute of Optics，Fine Mechanics and Physics，Chinese Academy of Science，Changchun 130000，China）

Abstract：Based on Field-Programmable Gate Array（FPGA），a high precision time keeping technology is proposed for the problem of the timing system losing contract with navigation satellite. On the basis of statistics and probabili?ty theory，average value and variance of the number of pulses produced by the timing system crystal are counted in 10 minutes which is the period of the signal. If navigation satellite loses the connection，FPGA will set the counting threshold of crystal pulse according to average value and variance to simulate producing highly precision second pulse so that cumulative error can be eliminated. Experimental results show that timing system error is less than punctual 250 ns in one hour which fully meet the requirements of time keeping of the timing system in the power systems，range systems and other systems.

Key words：navigation satellite losing contract；time keeping；FPGA；high accuracy

doi：EEACC：7600；633010.3969/j.issn.1005-9490.2016.01.028

收稿日期：2015-04-03修改日期：2015-05-17

中圖分類號：TN851

文獻標識碼：A

文章編號：1005-9490（2016）01-0132-08