基于FPGA和以太網的多通道數據采集系統*

焦佳偉，石云波，鄒　坤

（1.中北大學電子測試技術國家重點實驗室，太原030051；2.蘇州中盛納米科技有限公司，江蘇蘇州215123）

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基于FPGA和以太網的多通道數據采集系統*

焦佳偉1，2，石云波1*，鄒坤1，2

（1.中北大學電子測試技術國家重點實驗室，太原030051；2.蘇州中盛納米科技有限公司，江蘇蘇州215123）

摘要：為了實現加速度傳感器批量標定測試，能讓16個加速度傳感器同時并行測試，設計了基于FPGA和以太網的多通道數據采集系統。該系統以FPGA為核心控制芯片，實現16路模擬信號的實時采集、編幀與數據存儲，并通過以太網接口芯片W5300完成與上位機的通信。整個系統采用模塊化設計，功耗低、采集精度及可靠性高、實時性好，已成功應用于加速度傳感器批量標定測試設備中。

關鍵詞：FPGA；以太網；數據采集；W5300

項目來源：國家高技術研究發展計劃（863計劃）資助項目（2013AA041109）

在數字化的今天，數據采集在人們的生活中起著不可或缺的作用，作為信號處理過程中的一個重要環節，數據采集已經廣泛應用于雷達、聲納、瞬態信號測試、無線探傷等諸多領域［1-2］。但隨著應用的深入，在對一些復雜的系統進行多通道連續高速數據采集時，對數據采集系統的實時性和可靠性以及控制精度都有較高的要求，這些復雜系統的通信方式通常采用USB來與計算機通信。目前流行的USB不僅傳輸距離有很大的限制，而且穩定性不高，容易掉線，同時，由于系統電路設計不合理、時鐘偏差等問題，造成數據傳輸不穩定。

針對以往所發現的問題，本系統設計了以FP?GA為核心控制器，采用能夠長距離傳輸、性能穩定的以太網來實現數據傳輸。該系統是在實際的應用背景下設計的，通過合理的選取高速、高精模數轉換器，優化數據采集系統的電路設計和時序設計［3］，對16路加速度傳感器數據進行采集，以便實現加速度傳感器的批量標定測試。

1　系統總體方案設計

由于FPGA具有高的時鐘頻率，運行速度快，開發周期短，集成度高，功耗低，設計費用低，組成形式靈活等諸多優點［4］。因此本系統主控芯片選用Xilinx公司的FPGA Spartan-3系列的XC3S400，整個系統采用模塊化設計。按照技術指標要求設計了各功能模塊，主要由FPGA控制模塊、多路傳感器、電源模塊、多路模擬選擇開關模塊、信號調理模塊、A/D轉換模塊、以太網接口模塊以及上位機等組成，整體電路框圖如圖1所示。

圖1　數據采集電路框圖

多路模擬信號進入后，先經過一階低通濾波器，去除高頻噪聲，再經運算放大器進行跟隨，通過16選1模擬開關，多路信號分時輸出給ADC采集電路，在ADC采集前，對信號進行分壓和跟隨調理，之后進入A/D轉換器，由FPGA控制模擬開關進行通道切換并控制A/D轉換器進行數據的采樣、量化和編碼［5］，最后將轉換后的數據通過以太網接口芯片上傳至上位機，上位機實現數據的處理和分析。

2　系統硬件設計

設計要求輸入信號電平為0～5 V，異常時為-1 V～+7 V設備不損壞，上電工作時輸入阻抗Rin≥2 MW。模擬信號輸入接口電路如圖2所示。

圖2　模擬信號調理電路

電路中輸入端R10（3 M）保證輸入信號開路時設備可正常工作，該電路輸入開路時，輸入端通過R10拉低。運放輸入端電阻R4一方面起到限流作用，為了避免信號異常對運放造成損壞而串接在輸入端，另一方面R4還可以與C5構成一階低通濾波器，用于濾除高頻，信號的截止頻率為

其中運放采用ADI公司的四路、軌到軌輸入和輸出、單電源放大器AD8608，選用主要以下3個原因：

（1）該運放單電源供電簡單、少用電源模塊以提高可靠性，可以實現軌到軌的跟隨。

（2）速度滿足輸入信號要求，可以與后續的模擬開關速度及阻抗匹配。

（3）容性負載驅動能力強，避免出現信號振蕩。

2.2模擬開關電路設計

模擬開關選用的是ADG706，ADG706具有16路輸入通道，通過選擇EN使能端高低控制端A0-A3的二進制編碼來確定所選擇的輸出通道。電路如圖3所示。

圖3　模擬開關電路

2.3A/D轉換電路設計

A/D轉換電路模塊采用AD7667芯片，AD7667是16位單通道A/D轉換器，信號調理模塊輸出的信號進入A/D轉換模塊，A/D轉換電路模塊原理圖如圖4所示。

圖4　A/D轉換電路

模擬信號V1（0-5V）經電阻R25、R26進行分壓，將0~5 V的信號調理到AD7667的輸入范圍值V2（0~ 2.5 V），V2經過AD8031跟隨后，增加了驅動能力。R27、C2構成一階濾波電路，能夠保證運放穩定驅動A/D轉換器的容性輸入負載，并限制了運放的噪聲帶寬，減少噪聲干擾。最后輸出的信號輸入至A/D轉換器芯片AD7667［6］。

2.4以太網接口電路設計

以太網接口協議芯片使用WIZnet公司生產的硬件協議棧芯片W5300，主要硬件連接原理如圖5所示。

圖5　以太網接口電路連接圖

FPGA和W5300的接口信號有數據總線、地址總線以及一些控制信號，W5300工作在直接尋址模式下，FPGA通過地址總線可直接訪問W5300內部的各個寄存器或存儲器，直接尋址模式比間接尋址模式具有更高的訪問速度。BITI6EN引腳決定數據總線模式：BIT16EN拉高時為16位寬數據總線模式，BITI6EN拉低時為8位寬數據總線模式。本設計通過FPGA設置BITl6EN信號為高電平，實現16位數據總線工作模式，并采用直接尋址模式來實現數據的高速訪問。

在以太網的設計中，外部接口的設計不可忽視，它關系到數據傳輸的抗噪聲能力和穩定性以及傳輸距離：在數據傳輸過程中為了增強W5300的差分信號抗干擾能力，防止不同電平通過網線傳輸損壞設備，W5300與RJ45之間采用網絡隔離變壓器連接，其支持頻率高達300 MHz，既能滿足高速以太網的頻率要求，又能有效地保護接口電路。W5300芯片設有外置指示燈輸出，當網絡連接成功時，LIN?KLED引腳輸出低電平；當有數據包發送時，發送端TXLED輸出低電平，接收端RXLED輸出高電平。通過觀察外置指示燈，可以實時顯示以太網的數據傳輸動態［7］。

2.5電源電路設計

通過LM2576HVS-5產生的+5 V為整個系統提供電源，其中模擬開關ADG706、運放AD8608、AD7667等芯片直接使用該電源。其他電路使用轉換后的電源，主要通過雙路輸出低壓降穩壓器TPS70345和低壓差線性穩壓芯片AMS1117-2.5，其中TPS70345芯片將5 V電源轉換成3.3 V和1.2 V電壓，AMS1117-2.5芯片將5 V轉化成2.5 V。為了增強系統穩定性，設計中增加了濾波電容，對模擬地和數字地做了隔離處理。

3　數據采集的控制邏輯設計

在FPGA的控制邏輯下，通過模擬開關ADG706切換采集通道，模數轉換芯片AD7667采用異步快速采集模式對信號進行采集和轉換，為了節約使用FPGA的I/O引腳，降低成本，將A/D轉換完成的16位高精度數據的高8位和低8位分時從AD7667的［D7：D0］輸出［8］。

AD7667輸出的數據第1時間存儲在FPGA的內部RAM中，通過編幀，以一定的幀格式通過以太網發送至PC端。具體通信幀格式如表1所示。

表1　通信幀格式

4　系統試驗與結果

試驗中用信號發生器產生波形作為輸入信號，輸入0~3 V、頻率為1 kHz的正弦信號，采集到的部分通道數據如圖6所示，通過上位機軟件進行分析，正弦信號波形如圖7所示，橫坐標表示采集時間，縱坐標表示采集的電壓，縱坐標電壓數據與采集數據對應關系式：

Δy表示2個字節的16進制數據轉換成10進制的數值。測得信號的最大紋波為1.0 mV，系統的采集精度達到了1‰，頻率穩定，幅值精確，很好地還原了輸入信號，系統穩定可靠。

圖6　采集的部分通道數據

圖7　數據采集波形圖

5　結束語

本設計介紹了一種基于FPGA和以太網的多通道數據采集系統，該系統采用以太網通信，接口芯片選用集成協議棧的W5300，節省了FPGA的資源使用。系統經實驗驗證，運行穩定可靠，實現了多通道加速度傳感器數據的采集和傳輸，并且系統結構簡單、成本低廉，具有很高的實用價值。

參考文獻：

［1］薛瑤，任勇峰，崔永俊.高速高精度多通道數據采集電路的設計［C］//中國兵工學會第十四屆測試技術年會，2008：186-189.

［2］薛瑤.某飛行器數據記錄器的優化設計［D］.太原：中北大學，2009.

［3］張搖鵬，杜彬彬，任勇峰.基于FPGA的超聲數據采集裝置的設計與實現［J］.電子器件，2014，20（5）：81-84.

［4］關守平，尤富強，董國偉.基于FPGA的高速數據采集系統設計［J］.控制工程，2013，37（1）：970-975.

［5］鄭永秋，史赟，李圣昆，等.多通道高精度數據采集電路的設計與實現［J］.電測與儀表，2011，48（9）：86-90.

［6］姚宗，文豐，張文棟，等.基于FPGA的多通道數模信號實時采編存儲系統［J］.計算機測量與控制，2010，18（7）：1596-1598.

［7］吳昊，嚴勝剛，薛雙喜.基于W5300的以太網數據傳輸系統的設計與實現［J］.電子設計工程，2012，20（9）：92-94.

［8］李圣昆.高速數據采集記錄裝置研究［D］.太原：中北大學，2006.

焦佳偉（1988-），男，漢族，陜西省咸陽人，現為中北大學在讀碩士研究生，研究方向為多通道數據采集系統，jwb?jjw@163.com；

石云波（1972-），男，中北大學副教授，目前主要從事MEMS、微慣性器件等方面的研究，y.b.shi@126.com。

A Dual-Light Screen Bullet Velocity Measuring System Design and Implementation*

JIANG Xudong1，2，LI Jinming1，2*，QIN Li1，2，GAO Genwei1，2，HE Yunze3

（1.National Key Laboratory for Electronic Measurement Technology，North University of China，Taiyuan 030051，China；
2.Key Laboratory of instrumentation Science & Dynamic Measurement of Ministry of Education，North University of China，Taiyuan 030051，China；3.School of Information and Communication Engineering，North University of China，Taiyuan 030051，China）

Abstract：In modern weapons research，high precision measurement of bullet velocity is indispensable，a Dual-Light Screen Velocity Measurement System（LSVMS）was designed which is composed of hardware and software. The system takes FPGA as the control core，implementing the conditioning and acquisition of current signal from front light screen sensor by controling hardware circuit，then the data will be stored and uploaded to the host com?puter through the network port. The design adjusts the signal to zero by software，which solves the problems of insta?bility of adjusting to zero by traditional hardware and uses way of bomb bottom trigger to timing，which improves the accuracy of the velocity of the bullet. Compared with the traditional velocity measurement system，the system is more accurate and more flexible. After several tests and experiments，the system has been successfully applied to the development of a military product.

Key words：LSVMS；FPGA；zero-adjustment by software；bomb bottom trigger

doi：EEACC：7320E10.3969/j.issn.1005-9490.2016.01.036

收稿日期：2015-04-09修改日期：2015-05-06

中圖分類號：TP274

文獻標識碼：A

文章編號：1005-9490（2016）01-0168-04