多核處理器核間的通信研究與實現

摘 要： 針對多核處理器的特點提出一種新型的異構多核DSP處理器結構。主處理器為通用處理器，作為控制密集型處理器核用于系統管理和控制；8個DSP作為計算密集型處理器核，用于大信息量融合計算。詳細設計8個DSP之間的NoC互連結構。首先采用2×4 2D Turos結構進行單個路由節點結構的設計，包括數據包格式、路由和仲裁設計；其次對路由節點進行編碼、路由算法設計和確定節點路由方向。該結構具有總線局部通信帶寬高的優點，采用NoC的易擴展性和NoC在各DSP之間通信的并行性使系統規模易于擴展并滿足大批量數據傳輸要求。最后通過仿真實驗，驗證了該設計的有效性，為后續多核處理器的設計與實現打下堅實的技術基礎。

關鍵詞： 多核處理器； 片上網絡； 拓撲結構； 數據傳輸

中圖分類號： TN911?34； TP391 文獻標識碼： A 文章編號： 1004?373X（2016）16?0083?05

Abstract： Aiming at the characteristics of multi?core processor， a new heterogeneous structure of multi?core DSP is put forward. The main processor is a common processor used for system management and control to control the intensive processor cores. Eight DSPs as the computation intensive processor cores are used to fuse and calculate the large amount of information. The structure of NoC interconnection among 8 DSPs was designed detailedly. The 2×4 2D Turos structure is used to design the single routing node structure， including data packet format design， routing design and arbitration design. And then the items of routing nodes coding， routing algorithm design and node routing direction determining were performed. This structure has the advantage of high bus local communication bandwidth. The extensibility of NoC and parallelism of NoC communication among DSPs are used to extend the system scale easily and satisfy the requirement of massive data transmission. The validity of the design was verified with simulation experiment， and it lays a solid technical foundation for follow?up design and implementation of multi?core processors.

Keywords： multi?core processor； Network on Chip； topology structure； data transmission

0 引 言

多核處理器是在一個芯片上集成多個處理器核，通過多核并行執行的方式來提高性能，對計算機體系結構的發展有著深遠的影響[1?2]。

近年來，國內在多核處理器方面主要以中科院龍芯系列、國防科大MASA和“飛騰64”（FT64）、西安微電子技術研究所并行處理器等為典型代表。

以總線結構為主要通信與互連方式的多核處理器越來越難以滿足要求，面臨以下問題：通信效率及互連線延遲問題；單一時鐘同步問題；可擴展性問題。

因此，多核處理器核間互連需要一種更完善的互連技術——NoC（Network on Chip）技術[3?5]。

NoC的核心思想是借鑒并移植計算機網絡中的概念和研究方法[6?7]，在單個芯片上實現基于網絡通信的多處理器系統，從體系結構上徹底解決總線架構的不足。

1 異構多核處理器結構

本文提出了一種新型的異構多核DSP處理器結構，其結構架構如圖1所示。主處理器為通用處理器，作為控制密集型處理器核，用于系統管理和控制；8個DSP作為計算密集型處理器核，用于大信息量融合計算。該結構采用總線+NoC互連結構。總線用于連接主處理器、共享存儲器以及I/O。8個DSP采用NoC進行互連，滿足大批量數據傳輸要求，它們通過片上總線和主處理器進行通信。該結構利用總線局部通信帶寬高的優點；利用NoC在各DSP之間通信的并行性來滿足大批量數據傳輸要求。同時利用NoC的易擴展性，使系統規模易于擴展。

1.1 拓撲結構設計

拓撲結構體現了NoC中通信節點是如何在芯片中分布和連接的。

本文采用2D Torus結構作為2×4 NoC的拓撲結構。如圖2所示，DSP0～DSP7為連接在NI（Network Interface）上的DSP處理器，R0～R7為8個路由節點。其中，R0～R3不直接與總線連接，它們和總線的通信是通過R0～R7和NI實現，為四輸入路由節點；R4～R7通過NI與總線相連，為五輸入的路由節點。

1.2 路由節點設計

由圖2看出，R0～R3為四輸入和四輸出路由節點。為了提高網絡拓撲結構數據并行傳輸能力，采用結合的輸入/輸出緩存結構，輸入端口和輸出端口都設有FIFO緩存，其內部框圖如圖3所示。

由圖3可看出，路由節點結構主要由四部分組成：輸入部分、仲裁和調度部分、Switch和輸出部分。

本文采用輪轉優先級算法和固定優先級算法相結合的仲裁調度算法。如圖4所示為仲裁狀態轉換圖。其中，“響應端口0”表示上次響應輸入端口0，方框內的數字’0’，’1’，’2’，’3’分別表示輸入端口0、輸入端口1、輸入端口2和輸入端口3。r0，r1，r2和r3分別表示輸入端口0、輸入端口1、輸入端口2和輸入端口3的請求信號，當請求信號有效時為’1’，無效時為’0’。

目前，大部分NoC中都采用二進制編碼機制[8?9]，即XY坐標編址，每個節點的地址分別與首節點X坐標與Y坐標偏移量的二進制編碼組合。本文也采用二進制編碼機制，路由節點編碼如圖5所示，該編碼使得路由算法的設計更為簡單。

1.3 路由算法設計

8個路由節點編碼如圖5所示。本文設計的路由算法如下，先向Y方向路由，再向X方向路由，屬于一種最短距離的確定型路由算法，簡稱Y?X路由算法：

If a=1 then

Data is transmitted to Y+（or Y-） direction；

Else if a=0 then

If b=0 then

Data is transmitted to local direction；

Else if b=1 or b=2 then

Data is transmitted to X+（or X-） direction；

Else if b=3 then

Data is transmitted to X+3（or X-3） direction；

End if；

End if；

在路由算法設計中，首先對緩沖區中的數據進行解析，通過比較目的節點編碼和當前節點編碼來確定路由方向。四輸入節點路由方向如圖6所示，五輸入節點路由方向如圖7所示。

根據圖5路由節點編碼、圖6和圖7分別為四輸入和五輸入節點度路由方向，確定各個路由節點之間端口連接關系，實現了2×4 2D Torus拓撲結構設計。

2 仿真驗證

以上設計采用Active?HDL軟件進行編程實現。其中，Buffer采用64×8 b FIFO。在仿真驗證階段，輸入數據包格式如圖8所示。

2.1 單個路由節點數據傳輸的正確性

2.1.1 無端口競爭的數據傳輸的正確性

以輸入端口0為例，向輸出端口3發送5個數據，輸入端口0向輸出端口3發送的數據為：

輸入端口0： ”A0”，”A1”，”A2”，”A3”，”00”。

仿真結果如圖9所示

2.1.2 有端口競爭的數據傳輸的正確性

以輸入端口0～輸入端口4為輸入端口，同時向輸出端口3輸出3個數據，驗證出現競爭時的數據傳輸的正確性。輸入端口0～輸入端口3輸入的數據分別為：

輸入端口0： ”90”， ”91”， ”00”；

輸入端口1： ”92”，”93”，”00”；

輸入端口2： ”94”，”95”，”00”；

輸入端口3： ”96”，”97”， ”00”；

仿真結果如圖10所示。

由以上仿真結果看出，單個路由節點中，數據傳輸經過中間的各個環節，其結果正確，并實現了數據連續讀寫操作。

2.2 路由節點之間數據傳輸的正確性

以R0路由節點為例，依次向R0～R7分別發送2個數據， R0分別向其他路由節點輸入的數據分別為：

仿真結果如圖11所示。

數據向網絡中傳輸數據時，通過對輸入數據進行解析、路由和仲裁，數據準確地發送到相應的輸出端口，并且實現了數據的連續讀寫操作。

2.3 路由節點向總線傳輸數據的正確性

以R0路由節點為例，依次向R4～R7總線端口分別發送2個數據， R0分別向R4～R7路由節點輸入的數據分別為：

仿真結果如圖12所示。

根據圖12仿真結果，R0中的數據經過網絡傳輸后，準確地發送到相應的輸出端口，并實現了數據的讀寫傳輸。

2.4 總線向路由節點傳輸數據的正確性

以R4路由節點總線輸入端口為例，依次向R0～R7分別發送2個數據， R4分別向其他路由節點輸入的數據分別為：

R0： ”81”， ”82”， ”00”；

由仿真結果看出，總線上的數據經NI向網絡傳輸后，準確地傳輸到相應的路由節點，并實現了數據的連續讀/寫操作。

3 性能分析

2×4 2D Torus拓撲結構選用FPGA器件中Vertex4的xc4vsx55?12ff1148，利用ISE 9.1工具進行物理綜合、布局布線、優化，其資源占用情況如表1所示。網絡環境、仿真環境以及吞網絡環境、仿真環境以及吞吐率如表2所示。點對點數據傳輸時吞吐率、平均網絡延遲結果如表3所示。

4 結 論

本文采用異構多核DSP的解決方案，以通用處理器作為主處理器核，用于控制和管理；8個DSP作為計算密集型處理器核，用于大數據量數據處理。得到以下成果：詳細設計了8個DSP之間的NoC互連結構。首先采用2×4 2D Turos結構，并進行了單個路由節點結構的設計。其次對路由節點進行編碼、路由算法設計和確定節點度路由方向；通過仿真實驗，驗證了設計的有效性，為以后最終的多核處理器的設計與實現打下了堅實的技術基礎。

參考文獻

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