基于FPGA高速千兆以太網的設計方案

摘 要：隨著當今科學技術水平的提高，互聯網技術的蓬勃發展，在數據采集和傳輸方面很大一部分都采用以太網實現，以太網技術成熟，具有很高的性價比，已成為電子系統設計的主流。本文提出以ALTERA公司的FPGA EP4CGX15DF3117作為MAC核，物理層芯片采用88E1111來處理數據，在FPGA設計中，遵循自上而下的設計，對各子模塊依次進行設計。

關鍵詞：千兆以太網；FPGA MAC ；88E1111

DOI：10.16640/j.cnki.37-1222/t.2016.17.207

1 引言

目前，以PC機為平臺的千兆以太網的開發已經相對成熟，在嵌入式芯片領域，千兆以太網的MAC子層作為IP核一般通過編程來實現，不僅有效降低了系統的成本，簡化了設計，電路板的設計也相對簡單。千兆以太網是建立在以太網標準基礎之上的技術，和標準以太網（10Mbps）以及百兆以太網（100Mbps）技術一樣，符合以太網所定義的技術規范，工業標準為IEEE802.3。

2 系統框圖

本系統可分為五大模塊：千兆以太網數據轉換電路，PHY 88E1111接口模塊，FPGA MAC核模塊、數據發送模塊、數據接收模塊。

如圖1如示。

（1）千兆以太網數據轉換電路。該轉換電路功能主要是實現MAC層數據與雙絞線以太網物理層數據轉換。

（2）PHY 88E1111接口。PHY 88E1111完成PHY層數據的處理，以實現接收數據和發送數據

（3）FPGA MAC模塊。接收數據進行校驗和解析，發送數據幀的封裝、校驗ARP地址的映射

（4）數據發送模塊。按照發送數據時序完成數據包的封裝。

（5）數據接收模塊。按照接收數據時序完成數據包的封裝。

（6） FPGA千兆以太網的IP核。MAC核采用ALTERA的專用MAC IP核，在Quartus II 中新建IP核，選擇Triple-Speed Ethernet核，彈出IP參數設置界面，為了滿足性能指標，參數設置如圖2。

使用內部FIFO，收發設置成32bit*2048 ，選擇千兆MAC，全雙工工作模式等，這樣就完成了三速以太網的設置。

3 硬件電路設計

本設計硬件部分主要是PHY芯片88E1111電路的設計，包括電源和時鐘設計，配置電路設計等。

88E1111芯片工作需要配置I/O、內核電平分別為2.5V和1.2V，2.5V與芯片引腳VDDO、VDDOH、VDDOX相連，AVDD2.5與AVDD引腳相連；1.2V與DVDD引腳相連。88E1111需要25M的參考時鐘，在88E1111的芯片設計中，芯片配置通過CONFIGO-CONFIG6引腳來實現器件的物理地址和全雙工模式等參數的設置。為了方便開發設計，本設計芯片地址為0000，全雙工千兆工作模式。

4 軟件設計

基于FPGA的千兆以太網技術，遵循自上而下的設計，采用Altera 的Quartuar II 為設計工具，主要包括電路功能設計、設計輸入和綜合、設計實現、設計驗證等幾個步驟。程序主要包含MAC config 、DATA TX、，DATA RX、 PLL config、Tse 等幾個部分。

5 結論

本設計在實驗室搭建了實驗平臺，包括主板、兩路千兆以太網接口模塊，測試了實際數據傳輸速度，驗證了設計的可行性和可靠性。

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