摘 要:ADI公司的雙路14位1GSPS數模轉換器AD9680,采用JESD204B協議接口,文中基于Xilinx Virtex7 FPGA的GTX高速串口實現JESD204B協議,將串行數據轉換為14位的并行采樣數據。同時根據協議設計了擾碼解擾模塊,有效的提高了傳輸過程中的抗干擾性,最后對采集數據進行了分析。
關鍵詞:JESD204B;高速串口;解擾
DOI:10.16640/j.cnki.37-1222/t.2016.17.093
1 引言
隨著系統帶寬和采樣率的不斷提高,在一些設備中需要用到高速數據采集和數據處理技術。JESD204B協議正是這樣一種用于高速數據采集的接口,目前主要用在ADC和FPGA之間的連接。由于對寬帶發射系統的需求逐漸增加,目前也出現了基于JESD204B協議的DAC,本文主要內容只涉及到高速采集接口,即基于AD9680的高速數據接口的設計。
2 JESD204B協議
JESD204B通過三個階段來建立同步鏈路:代碼組同步(CGS)、初始通道同步(ILAS)和數據傳輸階段。鏈路需要以下信號:共享參考時鐘(器件時鐘),至少一個差分CML物理數據電連接,以及至少一個其他同步信號。使用哪些信號取決于Subclass:Subclass 0使用器件時鐘、通道和SYNC~;Subclass1使用器件時鐘、通道、SYNC~和SYSREF;Subclass2使用器件時鐘、通道和SYNC~。Subclass0在許多情況下足以滿足需求,Subclass1和Subclass 2提供了建立確定性延遲的方法,這在需要同步多個器件或需要系統同步或固定延遲的應用中非常重要,例如一個系統的某個事件需要已知的采樣沿,或者某個事件必須在規定時間內響應輸入信號。
3 FPGA高速串口
3.1 硬件連接
ADI公司的雙路14位1GSPS數模轉換器AD9680,采用JESD204B協議接口,采用FPGA作為接收處理器,使用其中的高速串行接口,即GTX接口與AD9680的數據線連接,其連接關系如圖1所示,AD9680輸出四對差分數據線,輸入一對SYNC差分線,一對SYREF差分線。四對查分數據線分別對應一個通道的高速串行數據,SYNC用來啟動AD9680幀數據的發送,SYREF主要用于多芯片之間的同步,這里不使用。
3.2 軟件設計
使用FPGA的GTX接口,首先確定接收數據率,假設AD采樣率為600MHz,采樣后的數據率為600Msps,AD位數為14位,SERDOUT0和SERDOUT1用來傳輸通道1的數據,則SERDOUT0用來傳低八位,SERDOUT1用來傳高六位,所以每個SERDOUT上的數據率為600*8*(10/8)=6Gsps。這樣接收端GTX的數據接收速率為6Gsps。
正確配置AD9680寄存器后,在空閑階段,AD9680發送“bcbc”空閑碼,等待SYNC的觸發,FPGA軟件復位準備就緒后,發送SYNC脈沖,AD9680收到SYNC觸發后,發送幀頭,然后后面是采集的數據。
軟件流程如圖2所示,首先檢測SYNC的下降沿,等待觸發,然后判斷幀頭的形式,將數據的組合方式調整,因為GTX傳輸數據時,以8比特為一個單位進行串并轉換,如若接收端的數據端口為16比特,前后數據的組合就有兩種,有可能將前面的空閑碼和數據組合成一個16比特的數據。數據對齊后檢測幀頭,幀頭的格式在JESD204B協議中有定義,判斷到正確的幀頭后,開始對數據解擾,因為在傳輸的過程中,為了抗干擾,發送端加入了擾碼,所以在接收數據的時候要解碼,但是幀頭是不加擾碼的,所以要在幀頭后再解擾。解擾后的數據為正常的AD數據,根據兩線制將兩個LANE上的數據組合,最后判斷數據有沒有結束,如果結束則再次檢測SYNC觸發,這樣完成一個軟件流程。
4 測試
通過硬件和軟件設計,搭建了AD9680的測試平臺,進行了功能和性能的測試,功能測試主要檢驗系統工作是否正常,穩定,包括軟件和硬件以及二者交互。性能測試主要考察AD端接收數據的指標,根據協議進行數據接收、重排,測試數據經過matlab分析的結果如下。測試時采樣時鐘為480MHz,中頻為253MHz,測試SNR為57dB。
5 結論
根據AD9680的特點和接口形式,設計并實現了AD9680的通用測試模塊。通過對JESD204B協議的理解,設計了基于FPGA的接收程序,并對其進行了指標測試。通過對AD9680寄存器的設計,實現高速和低速采樣,最高采樣率達到1Gsps。指標的測試結果符合指標要求。最后的指標沒有達到廠家的測試指標,分析原因是測試板的電源和地平面的干擾太大,導致噪聲抬高,這方面在以后的設計中要注意,提高整體的抗干擾性。
參考文獻:
[1]TsulJ.寬帶數字接收機.北京:電子工業出版社,2002.
[2]何偉.新型寬帶數字接收機.電子科技大學博士學位論文,2004.