VDMOS器件動態特性研究

鄭 瑩，姜立娟（中國電子科技集團公司第四十七研究所，沈陽　110032）

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VDMOS器件動態特性研究

鄭 瑩，姜立娟
（中國電子科技集團公司第四十七研究所，沈陽110032）

摘 要：VDMOS器件具有開關速度快、開關損耗小、頻率特性好等優點，被廣泛應用于高頻開關器件領域。利用TCAD軟件對VDMOS器件進行建模仿真，研究了元胞P阱間氧化層厚度對器件靜態參數和動態參數的影響。結果表明，器件的閾值電壓不變，器件的導通電阻隨著元胞P阱間氧化層厚度的增加而增加，器件的柵電荷隨著元胞P阱間氧化層厚度的增加而減小，二者相互矛盾，但器件功耗優值明顯提高。同時采取JFET注入技術降低導通電阻，使得器件的動態性能進一步改善，對高頻VDMOS器件的應用具有一定的指導意義。

關鍵詞：VDMOS器件；動態特性；氧化層；閾值電壓；導通電阻；柵電荷

1 引 言

功率VDMOS具有開關速度高、頻率特性好的優點，特別值得指出的是，它具有負溫度系數，沒有雙極功率管的二次擊穿問題，安全工作區大。因此，不論是開關應用還是線性應用，VDMOS都是理想的功率器件。尤其VDMOS作為開關器件提高了開關電源的工作頻率，有效減小了電源的體積和重量。但是在高頻下，VDMOS開關轉換過程中的功率損耗是值得重視的問題。若開關時間不能滿足要求，那么器件在開關過程中的功率損耗會嚴重影響開關電源的轉換效率。因此，高頻高效電源要求VDMOS有短的開關時間，在其他一些領域則要求VDMOS有高的截止頻率。限制VDMOS開關時間和截止頻率的主要因素是器件本征電容和寄生電容的充放電過程，尤其是器件元胞P阱間的柵漏電容對器件開關時間和截止頻率有較大影響［1-3］。為此，研究者們先后采用了改變電極間介質層介電常數、減小電極面積、增加電極間介質層厚度等方法減小寄生柵漏電容［4-7］，提高器件的動態性能。其中，增加電極間介質層厚度對器件動態特性的影響究竟有多大，還會對哪些器件參數產生明顯改變，需要進一步定量研究才能確定，這對于分析該結構對器件動態性能改善的效果是至關重要的。

2 建模與仿真

TCAD軟件提供了一個基于用戶界面的模擬環境，可進行2D/3D工藝模擬、2D/3D器件模擬以及大型實驗設計和統計學分析，在光電、CMOS、射頻、存儲等領域得到有效應用［8］。這里利用TCAD軟件對VDMOS器件進行模擬仿真，如圖1所示。在常規VDMOS器件結構基礎上，增加器件元胞P阱間的氧化層厚度，由于增加了極板間介質層的厚度，減小了柵漏電容，從而降低了柵電荷。

圖1 利用TCAD軟件對VDMOS器件結構建模

3 模擬結果與討論

為了研究器件元胞P阱間氧化層厚度增加的多少對器件性能的影響，進行了如下四種結構參數的模擬，多晶硅寬度為6.75μm，溝道上方的柵氧化層厚度是不變量，按照P阱間氧化層厚度的多少分為四種情況，分別為0.1μm，0.8μm，1.2μm，1.6μm，其中，0.1μm對應常規VDMOS器件的柵氧厚度。

圖2是VDMOS器件的ID-Vg轉移特性曲線，可以看出四種結構的閾值電壓曲線完全重合，這是顯而易見的，這是因為模擬過程中所有結構溝道上方的柵氧化層并未發生改變。

圖2 ID-Vg轉移特性曲線

圖3是VDMOS器件柵電荷隨柵壓Vg變化情況曲線，柵電荷的定義是在Vg=12V時所需的電荷值。顯然地，增加器件元胞P阱間氧化層厚度能夠減小柵電荷。然而，VDMOS器件導通電阻RON隨著P阱間氧化層厚度的增加而增大，如表1所示，這是由于漂移區下積累層電流產生的電阻增大導致的。導通電阻的增大意味著增加了器件的導通損耗，降低柵電荷是降低關斷損耗，兩者是互相矛盾的，為了衡量器件的功率損耗，國際上采用優值函數FOM = RON×Qg來表征。

表1是四種結構的優值函數FOM值，可以看出，器件元胞P阱間氧化層厚度越大，VDMOS器件的功耗優值越小，與常規VDMOS器件相比，功耗優值減小了27.8%，如果再增加氧化層厚度，功耗優值減小的百分比將更大。

圖3 VDMOS器件柵電荷隨柵壓Vg變化情況曲線

表1 優值函數值（FOM = RON×Qg）

4 改進措施

由模擬結果可知，導通電阻和柵電荷是兩個矛盾的優化參數，在已增加器件P阱間氧化層厚度的基礎上，通過JFET注入技術減小導通電阻。表2是在JFET注入后得到的優值函數FOM值。

表2 改進后的優值函數值（FOM = RON×Qg）

與表1相比，在器件P阱間氧化層厚度改變量一致的情況下，導通電阻減小，盡管柵電荷略有增大，但改進后的優值函數值FOM仍然低于常規VDMOS器件，且當氧化層厚度改變量較大時，JFET注入對器件導通電阻的影響更為顯著，使得優值函數值FOM進一步提高。

5 結束語

對VDMOS器件元胞P阱間氧化層厚度對器件動態特性的改善情況進行了模擬仿真，結果表明，VDMOS器件的閾值電壓沒有發生變化，導通電阻和柵電荷會隨著元胞P阱間氧化層厚度的增加而變化，功耗優值函數得到明顯降低，改善了器件的動態性能。同時發現二者也是相互矛盾的，通過JFET注入技術，可以減小導通電阻，使得器件的功耗優值函數進一步改善，對于高頻下VDMOS的應用具有一定的指導意義。

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Study on Dynamic Performance of VDMOS Device

Zheng Ying，Jiang Lijuan
（The 47th Research Institute of China Electronics Technology Group Corporation，Shenyang 110032，China）

Abstract：The VDMOS device has advantages of high switching speed，small switching loss and high working frequency，etc.，which is widely applied in high frequency switching devices.In this paper，VDMOS device is simulated by TCAD software and the effect on static and dynamic parameters of oxide thickness between P well in VDMOS cell is studied.The results show that threshold voltage is constant and on-state resistance changes with oxide thickness and Gate electric charge of VDMOS is being in diametrical opposition，but the figure of merit is obviously increased.At the same time，JFET technology is used to reduce on-state resistance to improve dynamic performance of VDMOS device which can perform guidance for high frequency VDMOS device.

Key words：VDMOS device；Dynamic performance；Oxide layer；Threshold voltage；On-state resistance；Gate electric charge

DOI：10.3969/j.issn.1002-2279.2016.02.005

中圖分類號：TN4

文獻標識碼：A

文章編號：1002-2279（2016）02-0014-03

作者簡介：鄭瑩（1986-），女，吉林省公主嶺市人，博士，工程師，主研方向：半導體分立器件。

收稿日期：2015-09-17