基于FPGA高速視頻低壓差分信號解碼設計與實現

韋海成，魏　鑫，王淼軍，肖明霞

(北方民族大學 電氣與信息工程學院，寧夏 銀川 750021)

基于FPGA高速視頻低壓差分信號解碼設計與實現

韋海成，魏鑫，王淼軍，肖明霞

(北方民族大學 電氣與信息工程學院，寧夏 銀川 750021)

摘要:針對高溫和電磁干擾等復雜環境對高速視頻低壓差分信號解碼能力的影響，提出了一種高可靠性的FPGA解碼解決方案。通過改善板上阻抗匹配、提高解碼模塊所在單元供電穩定性、增加解碼程序的約束條件等措施，將FPGA串行解碼理論頻率從280 MHz提高到316 MHz，提高了12.86%。實驗表明，改進后的設計能夠在55 ℃高溫和大電磁干擾的復雜環境下對視頻數據進行正確解碼，實現穩定的圖像顯示。

關鍵詞:FPGA；低壓差分信號；解碼設計；視頻傳輸

隨著技術的發展，平板顯示器的顯示分辨率和灰度級不斷提高，顯示器件和接口之間低成本、高速度、高可靠性的數字視頻信息傳輸已成為當前視頻傳輸研究的一個關鍵技術。

現有的各類視頻設備中，傳統的TTL或CMOS信號傳輸方式由于存在高噪聲敏感、低傳輸速率和短傳輸距離等缺陷，已經不能滿足現代顯示設備的數據傳輸需求。因此，基于高速差分傳輸方式的低壓差分信號接口(Low Voltage Differential Signal，LVDS)、數字視頻接口(Digital Video Interface，DVI)、高清度多媒體接口(High Definition Multimedia Interface，HDMI)和顯示接口(Display Port，DP)等接口編解碼技術在視頻顯示領域得到了廣泛的應用[1]。

這些現階段被廣泛應用的接口方式從本質上講屬于視頻差分信號傳輸方式，都需要解決高速視頻差分信號的解碼問題。通過FPGA實現高速LVDS解碼設計方案將為此領域相關技術應用和IC芯片設計奠定堅實的基礎[2]。

本文將介紹一種基于FPGA的LVDS解碼方案，該方案通過軟硬件調試和改進，提高了在高溫和大電磁干擾環境下的解碼性能，實現了復雜應用環境下高速穩定的視頻差分信號傳輸。

1高速視頻LVDS解碼設計

LVDS是一種電流模式驅動的數據傳輸方式，傳輸數據時采用3.5 mA的電流源驅動差分線對形成驅動電流，并通過100 Ω的終端電阻形成350 mV的信號，從而產生“1”和“0”的邏輯狀態。這種傳輸方式具有極快過渡時間，最高理論傳輸速率可以達到1 Gbit/s[3]。

LVDS技術應用在視頻傳輸領域時，為了節省傳輸線的數量，提高傳輸效率，信號的傳輸多采用多路復用的形式[4]。以10位1 024灰度級的高清LVDS解碼電路為例，其工作時的視頻時鐘頻率為75 MHz，按設定的LVDS一對差分傳輸線在一個時鐘周期需要傳輸7個數據，見圖1。每對LVDS傳輸線的數據傳輸頻率必須達到525 MHz，由于傳輸過程中上下時鐘沿均可進行數據傳輸，解碼時鐘頻率需要達到262.5 MHz。因此，整個解碼設計的關鍵就是要通過軟硬件設計過程，解決高速數據傳輸過程中的誤碼問題，提高設計的健壯性，使得整個數據傳輸更為穩定。

圖1　10位色彩深度的LVDS編碼圖

高速視頻LVDS信號在硬件設計上需要解決電源的穩定性、差分走線的相似性以及板上阻抗匹配等問題。前期實驗中發現，FPGA使用的芯片核心電壓值、差分信號線的間距及長度、PCB走線的板上阻抗以及端接電阻的阻抗匹配等因素都會對LVDS解碼產生影響。

例如，FPGA核心電壓紋波必須小于5%；LVDS引腳所在BANK的電源和地附近需要增加濾波電容，保持供電的穩定性；LVDS差分信號必須走等長線；端接電阻的阻值需要和差分傳輸線阻抗匹配，并盡可能靠近接收端等。

當硬件設計滿足高速差分信號設計需求后，解碼速度和穩定性提升的關鍵問題就在于FPGA的代碼設計。LVDS接收解碼模塊主要由數字時鐘管理、狀態機、并行寄存器、DDR觸發器等模塊構成，見圖2。

圖2　LVDS接收解碼模塊

整個設計代碼采用VHDL語言實現。解碼過程首先將視頻輸入的75 MHz時鐘頻率作為基準，將此基準頻率經過PLL模塊3.5倍頻后產生262.5 MHz的單端解碼時鐘。在此基礎上，利用單端解碼時鐘將相應的5對差分輸入的數據信號在串行輸入單元中通過DDR觸發器進行解碼，形成單端數值信號[5]，解碼波形見圖3。在獲得時鐘和數值信號之間時序關系后，經過并行寄存器的串并轉換，形成75 MHz的35路并行數據。

圖3　LVDS接收解碼波形圖

2高速視頻LVDS解碼測試

隨著顯示技術應用領域不斷拓展，許多顯示器件都要工作在高溫、大電磁干擾的復雜條件下。因此，上述LVDS解碼設計也需要將實際電路進行復雜的環境溫度、共模和差模電壓等條件下解碼的可靠性和穩定性測試。

LVDS解碼的環境溫度實驗系統構成主要包括VG835視頻信號源、恒溫箱、LVDS解碼電路板以及平板顯示器構成。實驗中，環境溫度通過恒溫箱進行控制，恒溫箱的溫度從25～55 ℃，每次升高5 ℃并保持該溫度10 min后進行顯示圖像穩定性測試，測試圖像采用相鄰像素變化劇烈的灰度漸變圖像。采用該圖案主要考慮該圖像進行LVDS解碼時，電路負載最大，解碼過程容易出現錯誤，也就更能驗證所設計解碼系統的可靠性。

測試結果表明：當恒溫箱環境溫度為25 ℃時，所有解碼過程均穩定正常；當溫度不斷升高達到50 ℃時，就會偶爾出現譯碼錯誤；當溫度達到55 ℃時，譯碼錯誤增加，特別是圖像的行、場同步信號譯碼錯誤增加，使得顯示圖像紊亂，圖像出現縱向和橫向的抖動，無法實現正常的顯示。

LVDS解碼程序的抗共模和差模電壓干擾測試系統由碼流儀、示波器、LVDS解碼電路板以及平板顯示器構成。測試在25 ℃環境溫度下進行，使用全屏蔽信號線作為信號輸入引線，并采用碼流儀作為輸入差分信號源，編碼前時鐘頻率為80 MHz。

整個測試分兩組，第一組保持通道共模電壓1.2 V不變，以40 mV為間隔調整通道的差模電壓，測試差模電壓對解碼的影響；第二組保持差模電壓400 mV不變，以100 mV為間隔調整通道的共模電壓，測試共模電壓對解碼的影響。

測試發現：當共模電壓不變時，差模電壓高于500 mV時，通道解碼會出現錯誤；差模電壓在400 mV以內時，時鐘和數據信號之間存在1.3 ns的延遲。如果差模電壓不變，共模電壓上升到1.6 V時，會出現解碼錯誤。

3高速視頻LVDS解碼測試結果分析

分析上述實驗中環境溫度和電壓變化使得解碼出現錯誤的主要原因在于接收過程中的時序接收偏移余量(RSKM)受到了環境的影響變差。

FPGA內部的解串器要在單位間隔時間窗口正確采集輸入數據時才能夠正確解碼，即通過LVDS輸入的時鐘產生定時選通信號，通過該信號來進行信號采集。

而實際上，LVDS輸入的數據和時鐘信號受到環境影響在每個時鐘周期的波形都會有差異，這種信號周期性的差異積聚起來就形成了一定的偏移范圍，即時鐘偏移量(Clock Jitter)。要保證解碼時采集的數據正確，就必須滿足數據窗口內時鐘信號采集數據所需的建立和保持時間，保證數據和時鐘邊沿對應關系盡量穩定，使得數據在采樣窗口內被正確采樣，見圖4。

圖4　串行傳輸的時鐘沿采樣過程

理想情況下，該時鐘選通信號位于數據脈沖的中間，不會出現誤碼現象，在復雜環境條件下，內部和外部條件會使抖動增加，RSKM靠近采樣窗口的關閉點，從而產生數據誤碼。

為了進一步分析上述結果，實驗采用示波器對信號的時鐘和數據時序關系進行了眼圖分析。眼圖可顯示每個時鐘周期數據波形的瞬間值并累計顯示，各周期波形疊加后會在眼圖中形成眼孔。在無抖動噪聲和電平變化理想情況下，波形無失真，眼孔開啟得最大。當電平變化時，波形出現失真，引起眼孔閉合。因此，眼孔開的大表示信號的幅度和時間余量能夠滿足要求，如果眼孔變窄，則表明信號抖動大，誤碼率上升。通過測試眼圖就可以分析高速傳輸數據的質量和RSKM。

以環境溫度變化為例，眼圖測試結果如圖5 所示：在溫度從25 ℃不斷升高過程中，眼圖開啟情況不斷變化。環境溫度為30 ℃時，幾乎看不到信號的抖動，測試的信號沒有解碼錯誤(圖5a)；環境溫度上升到50 ℃時，可以看到信號抖動增加，測試信號偶爾就會出現解碼錯誤(圖5b)；環境溫度上升到55 ℃時，信號抖動加劇，被測的視頻信號出現了大量的解碼錯誤(圖5c)。此時，顯示圖像畫面出現了劇烈的抖動(圖5d)。同樣，差分信號的共模電壓和差模電壓變化也會在眼圖上產生相應的變化。

a　30 ℃眼圖　　　　　　b　50 ℃眼圖

c　55 ℃眼圖　　　　　d　解碼不正確的圖像圖5　不同溫度下LVDS眼圖及顯示圖像

4實驗改進后結果

上述實驗表明，采用基于FPGA的LVDS解碼進行復雜環境下高速視頻信息傳輸時，環境溫度、差模和共模信號的幅度變化等環境因素均有可能引起解碼錯誤。

為了進一步提高解碼的正確率和穩定性，本文主要從以下方面進行了改進：硬件方面，調整信號采用差分線路布線時所使用的分布電阻，使得板上阻抗匹配；增加FPGA在解碼模塊周圍的電容，減少電源紋波對解碼的影響；對傳輸線增加了上下拉電阻調整共模電平，盡量張開眼圖；對所有信號傳輸中不使用的管腳進行虛地處理，以增強FPGA的接收能力。整個修改見圖6。

圖6　10位LVDS硬件電路設計(照片)

軟件方面，加強了編譯時的時序約束條件，并調整相關的管腳設定，使得整個解碼過程的布局布線更符合時序要求。

通過上述處理后，整個芯片的理論解碼頻率從80 MHz提升到90.3 MHz，即可以將差分信號的傳輸頻率從280 MHz提升到316 MHz，設計支持的頻率提升了12.86 %，見圖7。

圖7　新的設計約束后理論解碼頻率

設計修改后，再次進行復雜環境下的實驗。實驗結果表明，新的設計能夠穩定地工作在環境溫度為55 ℃情況下。相對于原先設計，信號的共模電壓提高了100 mV，差模電壓提高了40 mV，沒有任何解碼干擾出現，見圖8。

圖8　55 ℃顯示正常的測試圖像

5結論

隨著現代社會發展，顯示終端的應用越來越廣泛，這就對復雜環境下的顯示信號的傳輸提出了挑戰。為了實現高分辨率顯示設備在高溫、強電磁干擾環境下的正常顯示，需要解決高速視頻低壓差分信號在復雜環境下解碼的可靠性和穩定性問題。本文設計了一套穩定的LVDS解碼軟硬件解決方案。通過改善電路板阻抗匹配、增加約束條件，將理論傳輸解碼頻率從280 MHz提高到316 MHz，提高了12.86%，將視頻時鐘傳輸頻率從80 MHz提高到了90.3 MHz，實現了視頻信號在55 ℃高溫、強電磁干擾環境下高速穩定的傳輸，提高了顯示設備的應用范圍。

參考文獻：

[1]賈培勇， 朱春光. DisplayPort 數字接口及發展趨勢[J]. 電視技術， 2007， 31(11)： 60-63.

[2]楊佩， 張麗娜， 張洵穎， 等. LVDS 中 8B/10B 編碼解碼器的設計與實現[J]. 微電子學與計算機， 2014， 5(31)：41-44.

[3]張飆， 徐和飛， 牛秦洲. LVDS 接口 LED 顯示屏數據處理系統設計[J]. 液晶與顯示， 2008， 23 (6)： 736-743.

[4]楊磊， 任龍， 劉慶， 等. 基于 FPGA 的大視場圖像實時拼接技術的研究與實現[J]. 紅外與激光工程， 2015， 6 (44)：1929-1935.

[5]袁金保， 杜亞軍， 楊雪松. 超大容量視聽媒體綜合處理設備中的關鍵技術[J]. 電視技術， 2014， 38 (20)： 51-54.

韋海成(1974— )，博士，研究生導師，主要從事視頻顯示技術研究；

魏鑫(1992— )，碩士生，主研FPGA硬件設計及實現技術；

王淼軍(1989— )，碩士生，主研FPGA軟件設計及實現技術；

肖明霞(1978— )，碩士，副教授，主要從事視頻圖像處理技術。

責任編輯：閆雯雯

Design and realization of low voltage differential signal decoding based on FPGA

WEI Haicheng, WEI Xin, WANG Miaojun, XIAO Mingxia

(SchoolofElectricalandInformationEngineering,BeifangUniversityofNationalities,Yinchuan750021,China)

Abstract:In order to solve the influence of complex environment such as high temperature and high electromagnetic interference on low voltage differential signal decoding, a method of high reliability of FPGA decoding is proposed. The impedance matching of the board and the stability of power to decoding module is improved, the time constraint of decoding module is increased. The experimental results show the decoding frequency of FPGA is improved from 280 MHz to 316 MHz, which is improved about 12.86%, temperature of correct decoding is improved to 55 ℃, and the display is stable.

Key words:FPGA;decode; LVDS; data transmission

中圖分類號：TN919.8

文獻標志碼:A

DOI：10.16280/j.videoe.2016.02.012

基金項目：國家自然科學基金項目(61461001)； 寧夏自然科學基金重點項目(NZ13083)； 2015年度北方民族大學基本科研項目(2015JBK361)； 北方民族大學國家自然科學基金前期培育項目(2013QZP09)

作者簡介：

收稿日期：2015-08-23

文獻引用格式：韋海成，魏鑫，王淼軍，等.基于FPGA高速視頻低壓差分信號解碼設計與實現[J].電視技術，2016,40(2)：65-68.

WEI H C, WEI X, WANG M J,et al. Design and realization of low voltage differential signal decoding based on FPGA [J].Video engineering, 2016,40(2)：65-68.