低功耗SARADC芯片設計與研究

劉 洋（天津維晟微科技有限公司，300457）

?

低功耗SARADC芯片設計與研究

劉 洋
（天津維晟微科技有限公司，300457）

摘要：本文設計和研究了一種低功耗8Bit SARADC結構，其采用了GF0.18um工藝設計，1.8V單電源電壓，動態范圍為1V，INL為0.5LSB，DNL為2LSB通過詳細的電路原理分析和軟件Cadence的仿真，并流片測試，性能達到設計初衷。

關鍵詞：逐次逼近；比較器；預放大

近兩年來，手持式設備的廣泛應用，以及無線傳感器在測控，儀表，工業控制等領域內作用的日漸突出，對數字模擬混合信號的芯片需求量越來越大，同時，對芯片的低功耗性能也提出了更高的要求，在絕大部分的數模混合芯片中，模數轉換器（Analogto-Digital Converter，ADC）作為將真實世界中的模擬信號轉換成系統可識別的數字信號的主要部件，也成為了整個芯片中降低功耗的熱點。

目前，主要有pipelinde（流水線型），flash（閃存型），sigma-delta，sar（逐次逼近型）四種電路結構的ADC，其中SARADC具備中等速度，低功耗，高分辨率，高精度，尺寸小，等優點而被廣泛應用于傳感器信號處理，無線通訊，工業控制等領域。

1 SARADC系統原理

SARADC 主要由S/H（采樣/保持電路），DAC（數模轉換器），COMP（比較器模塊），SAR（逐次逼近寄存器）模塊以及其他模擬電路組成，其中，最核心的電路模塊為DAC，COMP（比較器）以及SAR模塊。

SARADC采用二進制搜索法原理，通過對信號的處理，使DAC的輸出逐步逼近模擬信號Vin，工作過程為：模擬信號Vin通過S/H模塊采樣并保持，保持的信號進入COMP（比較器）的正端，此時，數字控制模塊SAR通過對DAC的數字端的控制，將DAC的輸出設定為1/2Vref， S/H電路的前端保持信號與DAC輸出在比較器中進行比較，如果Vin>1/2Vref，則COMP輸出1，則SARADC的最高位輸出為1，如果Vin<1/2Vref，則COMP輸出0，則SARADC最高位輸出為0，最高位確定后，再確定SARADC輸出的第二高位，根據最高位的比較輸出結果，如果之前最高位輸出為1，那數字控制模塊將DAC的輸出設定為3/4 Vref，輸入信號Vin開始與3/4Vref進行比較，如果之前最高位輸出為0，那數字控制模塊將DAC的輸出設定為1/4 Vref，輸入信號Vin開始與1/4Vref進行比較，既可確認第二高位的值，以此類推，直至最低位確定為止。總結下來，就是對Vin與以二分法細分的Vref進行比較，從而得出量化值，每一次比較和確定SARADC輸出數字碼都需要一個時鐘周期的時間，本文設計目標為8bitADC，即對每一個將要量化Vin值需要8個時鐘周期的時間，再加上比較器清零和數字控制的時間，每個Vin值的量化總共需要9個時鐘周期。

由原理可見，對SARADC的轉換速度，轉換精度，功耗等關鍵指標的影響，主要集中在DAC和COMP的建立時間和轉換精度等性能上。

圖1

2 DAC（數模轉換器）設計

在SARADC中，通過COMP的比較結果，sar輸出控制碼對DAC進行控制，從而輸出下次需要比較的電壓，

DAC常用電阻陣列，電容陣列和電容電阻混合陣列結構來實現，但在CMOS工藝中，相同面積的電阻與電容相比較，電容由于遠小于電阻的失調匹配而被經常運用在DAC中，而且，電容的充放電特性使其并不消耗電流，從而起到了降低功耗的作用，本文在綜合各個陣列結構的優缺點后，本文選定電容陣列結構（電荷定標結構），具體電路采用了分段電容結構，其優勢是采用了更少的電容，速度更快，功耗更小，版圖面積也更小，在速度，功耗，面積與性能之間得到了很好的折中，最重要的是，通過電荷定標的結構，SARADC可以通過電容陣列直接對輸入信號Vin進行采樣保持，不需要另外的電路。電荷定標具體結構如下圖1

工作過程如下：DAC的電容陣列先對Vin進行采樣，開關～連接到地，～，連接Vin，閉合，Vin對電容陣列充電，整個電容陣列的電荷為=-16C·Vin；根據電容充放電，電荷保持不變的特性，采樣后將～接地，斷開，此時，=-256/271Vin；然后再分配階段，接到Vref，閉合，增加128/271Vref，閉合，增加1/271Vref。所以的最終電壓為

是分段電容的第i位，由上式可見，函數中的系數為，稍微小于1，所以，在比較器的設計中，對其精度的相關指標，要留有余量。

電容陣列中單位電容的匹配精度對SARADC的線性度有很大的影響，而影響匹配精度的主要由蝕刻誤差和電容兩個極板之間氧化層的梯度效應引起的，在本文中，采用了單位電容并聯的形式來減輕蝕刻誤差，通過電容陣列中心對稱的版圖布局來減小氧化層梯度效應，并增加dummy（冗余）單位電容，使電路電容蝕刻環境相同，dummy電容的兩極極板同時接地或電源，在電路中沒有實際的作用，只是在生產過程中，形成對有用單位電容的包圍，使有用電容在蝕刻時保持一致的比例

3 COMP（比較器模塊）設計

COMP是saradc中另一個關鍵電路模塊，通過對DAC輸出信號與Vcm的比較，得到數字信號1或0，sar模塊根據比較結果，再控制DAC的數字控制字，所以，比較器的速度，精度等性能指標都會對saradc整體產生很大的影響。目前，常用的比較器分為兩種，一種為運放型比較器，一種為LATCH比較器，其中運放型比較器精度高，但速度較慢，LATCH比較器速度很快，但精度不高，根據推導的結果，本文采用兩種方式相結合的方式，先將被比較信號預放大，在進行比較。

比較精度由saradc的性能指標LSB決定，本文要求輸入范圍為1V，8Bit，按經驗推算，比較器精度為0.5LSB，再考慮DAC輸出推導式中Vx的系數，得出如下公式

由上式可知，比較器精度為1.8mV，而一般LATCH比較器失調電壓在60mV左右，這要求在預放大電路的增益要在32dB以上，考慮其他因素，將預放大電路的增益定為40dB即100倍，同時，為了滿足saradc的轉換率達到20k，需要比較器的工作頻率需達到5MHz，即在200ns所以，為了留出余度，比較器需在100ns內完成信號比較工作。

圖2

3.1 比較器模塊的失調校準

在生產加工過程中，由于電路元件的不匹配，會造成預防大電路的隨機不可預測的直流電壓失調，輸入信號在小于offset的范圍內，會導致比較器出現錯誤的比較結果，降低了比較器的精度，進而降低了整個saradc的精度，為了減少這種不可預測的影響，在級聯預防大運放信號通路上采用了失調校準技術，通過電容可以充放電的特性，將失調電壓存儲在信號通路的電容上，再通過與輸入疊加來減小消除失調，由于本文對級聯預防大運放采用了輸出失調存儲技術。

討論:椎體成形術治療椎體骨質疏松性骨折或是腫瘤導致的脊柱疼痛中都獲得顯著鎮痛效果,骨質疏松癥導致患者疼痛脊柱不能活動又加重了骨質疏松二者形成惡性循環,所以解除疼痛和恢復脊柱的活動功能是治療成敗的關鍵1,認為此介入技術治療椎體骨折是安全、有效,并且止痛可靠。骨水泥滲漏是PVP術的重要并發癥,不過出現骨水泥滲漏的患者,都無明顯的臨床中癥狀2。本組105例患者術后未見嚴重并發癥,101例患者疼痛顯著緩解,顯著緩解率達96.19%。

工作原理如下，在預防大電路對信號放大之前，閉合，使運放輸入端短接到共模電平Vcm，此時，電容，上存儲了經由運放Ai的失調電壓，隨后，預防大電路開始對信號放大，斷開，電容，上存儲的電荷反回去補償抵消掉了運放的失調電壓，本文的預防大電路為三個單極點運放級聯，而每個運放的增益都不大，所以，每一級運放都采用這種失調電壓補償的方法。

3.2 比較器模塊仿真（見下圖2）

比較器輸出為net020，其在時鐘latch1的由低變高的瞬間輸出比較結果，INP輸入為由0.9V到1.1V的漸變電壓信號，INN為1V共模電平，據觀測，比較器在INP輸入1.0002V時翻轉，結論是比較器的失調電壓在0.0002V以內，遠小于SARADC系統要求0.5LSB，滿足設計要求

4 回片測試結果

測試所需儀器

對信號發生器的需求：因為測試對象為8bit ADC ，所以信號源提供的信號精度必須要高于8bit，基于此要求的考慮，在本次回片測試中，本文選擇了信號發生器：Agilent 81150，其可提供信噪比SNR為90dB，14bit精度的信號。

測試方法，由電壓源提供1.8V電源電壓，由信號發生器提供幅值為1V，頻率為200k的正弦輸入信號，通過邏輯分析儀對SARADC的輸出點65536（2的16次方）個點進行采樣記錄，再將數據導入MATLAB進行fft的計算，得出以下結論

SINAD=41.3800

SNR=42.4852

SNR_ENOB=6.7645

THD=-47.6258

SFDR=49.4282

5 結論

本文采用了GF0.18 CMOS工藝，設計了一款8bit，5M采樣率的低功耗SARADC，，電路中采用了分段電容DAC結構和帶有預防大功能結構的比較器，功耗為96uW，經流片回片測試，實際有效位為6.7bit，完全符合設計初衷

參考文獻

［1］李北建.10位50MHz流水線ADC的研究與設計.

［2］吳松昌.10比特50MSs流水線結構模數轉換器設計.

Low power consumption SARADC chip design and research

Liu Yang
（Tianjin weishengwei Science and technology co. LTD，300457）

Abstract：This paper study and design a low-power 8 bit SARADC structure，the adopted GF0.18 um process design，single power supply voltage of 1.8 V，the dynamic range of 1 V，INL 0.5 LSB，DNL is 2 LSB Cadence through detailed analysis of the circuit principle and software of the simulation，test，and flow performance meet the design intent.

Keywords：the successive approximation comparator pre amplifier

作者簡介

劉洋（1978.3-）漢，遼寧省凌海市，天津維晟微科技有限公司；中級工程師，碩士；研究方向；自動化。