適用于多通道動態TDMA系統的高速數據復接實現方法

盧華

【摘要】 數據復接是通信中的一個重要環節，本文針對動態TDMA系統的強實時性要求設計了一種基于FPGA的高速低時延數據復接方法，同時解決了數據鏈對數據復接提出的多通道并發問題，本文著重介紹了數據存儲和隊列管理的方法，整個設計已經實現，并在實際通信系統中應用。

【關鍵詞】 數據復接 數據存儲 隊列管理 FPGA

Lu Hua （Southwest China Institute of Electronic Technology， Chengdu 610036， China）

Abstract： Multiplexer is an important part of communication， in this paper a high-speed and low-latency Multiplexer based on FPGA is designed for the real-time requirement of dynamic TDMA system，at the same time this paper solved the multi-channel requirement of the data link.This paper focusing on the data storage and queue management methods.The design is implemented with and has been successfully used in our communication systems.

Key words： multiplexer，data storage，queues management，FPGA

一、引言

信息化戰爭中空中信息平臺、空中武器裝備平臺之間的通信，正由點對點通信向數據鏈、網絡發展，并從窄帶通信向寬帶通信發展，通信平臺中為了提高網絡的通信容量采用多通道頻分通信技術。

在鏈路層接入技術上，隨著同步技術（如GPS衛導同步[1]等）的不斷發展，時分多址（Time Division Multiple Access，簡稱TDMA）接入技術憑借頻譜利用率高、系統容量大等優點，廣泛應用于民用與軍用無線網絡中。對于多信道互聯網絡，為了解決子網間負載不均衡，網間中繼擁塞等現象，實現時隙資源的全局資源優化采用動態TDMA技術[2]。

數據復接將多路不同類型、不同速率的數據流經過組幀，復接成一路高速數據流[3]。迄今為止國內外數據復接技術在民用領域展開了廣泛的研究，主要針對信道獨占的點對點通信系統[4-8]。動態TDMA通信網絡中具有突發性，通信對象多變等特點，傳統數據復接采用連續數據流水設計不適合TDMA通信條件下的突發通信。另外傳統數據復接數據緩存設計簡單，采用FPGA內部FIFO緩存數據[3，5-8]，存儲容量小，當通信干擾導致連接短暫斷開或者時隙協商失敗時從而FIFO溢出導致數據丟幀，通信速率越高該問題越突出；僅僅針對單通道的數據復接[3-8]，至今未查閱到多通道數據復接的相關文獻。

本文利用FPGA實現數據高速數據的復接，FPGA具有反復可編程，應用靈活，資源豐富等優點，更重要的是其按信號的硬件邏輯運行，速度快，實時性好[9]，采用QDRII+緩存數據幀，設計了靈活的隊列管理和調度的方式，實現多通道并行的高速低時延數據復接。

二、數據復接系統模型

2.1復接方法

根據參與復接的各支路碼元數字結構情況，把復接分為三種：按位復接、按字復接、按幀復接。按位復接，也稱“比特單位復接”。這種方法每次復接一位碼；按字復接就是每次復接取一個支路的8位碼，各個支路的碼輪流被復接；按幀每次復接一個支路的一幀數碼，復接以后的碼序列順序為：第1路的第一幀、第2路的第一幀、第3路的第一幀、第4路的第一幀、第1路的第二幀、第2路的第二幀，后面的依此類推。也就是說，各路的第一幀依次取過以后，再循環取以后的各個幀。這種復接方法的優點是復接時不破壞原來各個幀的結構，有利于交換，但要求有更大的存儲容量[7]。本文應用于TDMA的無線通信網絡中，為了進行數據交換采用按幀復接的方法。

圖1為復接的幀結構，NDU（Network-layer Data Unit，簡稱NDU）為來自不同源的數據幀，LDU（Link-layer Data Unit，簡稱LDU）為數據復接的輸出，其由基本報頭和若干NDU組成。基本報頭包含LDU的目的地址、源地址、長度等信息。同一個LDU的NDU目的地址相同。LDU的長度由當前的通信速率和時隙長度計算得到。

2.2約束條件

2.3 NDU數據幀結構

本文涉及的數據幀結構復雜，是本文的難點之一，每個網絡節點需緩存發送到其他節點的NDU數據，NDU數據的長度不固定，NDU數據根據重要性和實時性要求分為4個優先級。

用圖2的三維模型表示NDU數據結構，X方向表示優先級，網絡節點之間需要通過數據鏈傳輸的話音、圖像、業務消息、視頻數據、管理消息等信息按照優先級分別存入4個隊列中；Y方向為以目的地址劃分的網絡節點，本網絡節點需要傳輸到對應網絡節點目的地址的數據存入相應的優先級隊列中；Z方向表示NDU數據幀，圖2中黑色表示由本網絡節點發送到網絡節點2、優先級2的第二個NDU數據幀。同一目的網絡節點的同一優先級NDU數據為一個先入先出隊列，復接時先復接高優先級NDU再復接低優先NDU。

三、數據復接實現方法

3.1硬件架構

本文選用Xilinx公司的XC6VLX75T FPGA實現數據復接，XC6VLX75T采用40nm工藝，具有速度快、功耗低、內部資源豐富和高速接口豐富的特點。本文通過XC6VLX75T的兩對高速串行總線RapidIO接口輸入NDU、輸出LDU。

多通道動態TDMA系統的高速數據復接需要很高的實時性，對存儲器的選擇非常關鍵，NDU數據幀存儲器須要滿足高帶寬和高實時性的要求。現在常用的存儲器有可以分為ROM、RAM和Flash等類別。ROM為只讀存儲器，Flash的寫速度慢顯然不能滿足本文應用需求，RAM由分為兩大類SSRAM和SDRAM，兩種當前都能夠達到很高的帶寬，如DDR2，DDR3單顆很容易達到10Gbps以上的帶寬，因此兩類RAM能夠滿足高帶寬的要求，SDRAM是動態RAM需要刷新因此，刷新時不能進行數據讀寫，因此實時性不如SSRAM[10]。

本文采用QDRII+作為NDU數據幀的緩存器，QDRII+是SSRAM的一種，具有兩個典型的特點：1、帶寬高，讀寫端口獨立，分別獨享帶寬；2、高實時性，以零等待（100ns以內）完成猝發訪問。QDRII+型號為CY7C2663KV18，大小為144Mbit，位寬為18bit，接口時鐘速率為200Mhz，由于采用DDR的方式讀寫數據，因此讀、寫理論帶寬分別為7.2Gbps。

硬件架構如圖3所示，CY7C2663KV18和XC6VLX75T直接相連，NDU數據通過XC6VLX75T上的RapidIO接口輸入，復接后的LDU數據幀通過XC6VLX75T上的RapidIO接口輸出。

3.2隊列管理

數據幀存儲采用文件存儲結構，如圖4所示首地址P_ base_address_n和幀長度Length_n可以唯一的確定一幀數據的位置，這兩個參數作為幀的索引值，所有幀的索引值組成索引表。索引表和幀數據獨立存儲，將索引表存儲于FPGA內部，數據的存儲于QDRII+中，利用FPGA的快速性和QDRII+的容量優勢，達到了大容量數據高速存儲的目的。

索引表是一個先入先出隊列，NDU數據幀輸入時，將NDU幀寫入QDRII+中，并在索引表的末尾添加一個索引值保存NDU的首地址和幀長度，NDU數據幀復接時，從索引表頭上讀取一個索引值，根據索引值找到NDU，在索引表中刪除該索引值。采用FPGA內部的FIFO來實現索引表， FIFO為Xilinx官方提供的先入先出隊列IP Core，如圖 5所示，DIN為FIFO的輸入信號，其中DIN[31：0]連接P_base_ address_n表示輸入NDU初始地址，DIN[47：32]連接Length_ n表示輸入NDU長度，輸出信號DOUT定義和DIN相同，RD_DATA_COUNT[9：0]表示FIFO索引表中存儲的索引值總數，即索引表長度。

本文包含4個通信節點，NDU數據分為4個優先級，每個優先級單獨建立數據隊列，每個通信節點內建立16個數據隊列。每個數據隊列單獨建立索引表，建立16個索引表，消耗FPGA內部16個FIFO。QDRII+空間劃為16份，本文將QDRII+平均分配為9Mbit的16份，每一份獨立存儲一個數據隊列。

隊列管理FPGA邏輯實現如圖 6所示，FPGA從RapidIO接收NDU數據后，根據輸入NDU數據目的通信成員節點地址和優先級，分流到16個優先級管理隊列中，如圖6所示。

本文設計的隊列為循環隊列，用FPGA內部P_head_ address_n、P_tail_address_n兩個寄存器分別表示隊首和隊尾。當NDU數據寫入后隊列管理器移動P_head_address_n，P_head_address_n通過n-1幀的首地址P_head _address_n-1加上n-1幀的長度Length_n-1得到，隊列管理器將P_base_ address_n和Length_n寫入到隊列索引表中。當數據復接器需要從數據隊列中讀取出NDU時，根據從索引表FIFO中讀取出NDU的基地址和NDU幀長度從QDRII+中讀取一幀完整的NDU數據，數據讀取成功后移動P_tail_address_n將其指示到新的隊尾。

3.3數據復接

數據復接器由FPGA內部的一個狀態機實現，如圖 7所示，FPGA復位后或者一幀復接結束后狀態機處于IDLE狀態，等待時隙開始時刻，數據復接器啟動數據復接，狀態機進入Queue_sel狀態；Queue_sel狀態數據復接器選擇數據幀隊列，首先通過一個16選4的選擇器選擇目的通信節點地址的4個NDU數據隊列，然后通過輪詢的方式選擇其中一個數據隊列，選擇數據隊列后狀態機進入Arbitrage狀態。

當多路數據并行復接時，多路同時讀取QDRII+中的數據，由圖 6所示的數據仲裁器進行QDRII+讀權限的仲裁，數據仲裁器的工作流程如圖 8所示，數據復接器在Arbitrage狀態時向數據仲裁器提出仲裁請求，仲裁器根據先來先獲取的原則，判決QDRII+的使用權限，數據復接器獲取QDRII+讀取權限后進入Read狀態，復接器在Read狀態控制Rd_ Cmd和Rd_Addr信號產生圖9所示的時序向QDRII+發起讀數請求，Rd_Cmd表示讀數請求，Rd_Addr表示讀數地址。QDR II+數據通過Data_Valid和Data輸出，Data_Valid表示輸出數據有效，Data為數據輸出總線。從發起到Rd_Cmd到數據輸出之間有一定時延，在復接器讀請求發送完成后進入Wait狀態等待QDRII+數據輸出，當Rd_Cmd數量和Data_ Valid數量相等時表示數據從QDRII+全部讀出，狀態機進入Multiplexer狀態進行復接。

NDU數據從QDRII+中讀出后存入FIFO中跨時鐘域處理，FPGA在Multiplexer狀態將若干NDU和基本包頭拼接為圖1所示的LDU數據幀，復接過程中的LDU緩存在內部RAM中，待復接NDU存入FIFO后，計算該NDU數據在緩存RAM中的起始地址，然后將數據從FIFO中搬入緩存 RAM中，直到NDU的長度達到最大長度或者對應節點的隊列為空，狀態機進入Head狀態，向RAM中寫入LDU頭。狀態機結束一次LDU復接，重新回到IDLE狀態。

四、測試結果

外部激勵產生NDU測試數據包，測試通信速率從2Mbps-80Mbps，LDU包長度從4Kbit-160Kbit，測試NDU數據通過RapidIO總線寫入到FPGA中， FPGA每2ms發起一次復接，復接分為單通道和雙通道并行復接兩種情況，FPGA內部計時器（5ns步進）計算LDU復接過程消耗的時間，測試結果見表2。

從表2測試結果可見：

1、本文的高速數據復接方法處理時延短，在160Mbps通信速率下，雙通道同時進行數據復接僅需要不足200us的通信時間，在2ms時隙情況下，復接環節僅占時隙的十分之一，數據鏈協議，編碼調制留下了充足的處理時間，能夠滿足多通道動態TDMA下對數據復接提出的強實時性要求。

2、FPGA的數據復接處理時延單通道和雙通道沒有明顯差異，通信速率2Mbps、8Mbps， 40Mbps，80Mbps時雙通道的復接時間分別是單通道復接時間的1.12、1.18、1.24、1.29倍，本設計可以適用多通道高實時性的數據復接。

五、結論

本文設計一種基于FPGA的數據復接方法，滿足由于動態時隙TDMA環境下低時延強實時性的要求，能夠實現高速、多通道并行的數據復接，重點研究了復接過程中的數據存儲和隊列管理，本文根據FPGA的特點用FIFO實現基于文件存儲結構的分布式排隊管理器，對于通信、圖像處理等需要快速數據隊列調度的應用具有參考意義。

參 考 文 獻

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