DRAM中一種延遲時間穩(wěn)定的時鐘樹驅(qū)動電路

【摘要】 本文介紹了一個應(yīng)用于DRAM芯片的延遲時間穩(wěn)定的時鐘樹驅(qū)動電路。所述的時鐘樹驅(qū)動電路采用一種隨電壓變化不敏感的驅(qū)動電路設(shè)計(jì)，以保證在驅(qū)動電路的供電電壓發(fā)生過沖或者是有壓降時，時鐘樹驅(qū)動電路的延遲時間能夠保持相對穩(wěn)定，從而保證輸出數(shù)據(jù)時序穩(wěn)定，實(shí)現(xiàn)較好的數(shù)據(jù)輸出眼圖。

【關(guān)鍵詞】 時鐘樹 延遲時間 模擬集成電路

一、引言

隨著JEDEC接口標(biāo)準(zhǔn)的不斷升級，從最初的SDR到DDR，DDR2/DDR3，到目前最新的DDR4 接口協(xié)議， 動態(tài)內(nèi)存芯片（DRAM）支持的時鐘頻率不斷升高，DDR4 最高支持3200的數(shù)據(jù)傳輸速率。為了保證良好的數(shù)據(jù)輸出眼圖性能，DRAM中的時鐘樹電路設(shè)計(jì)變得非常關(guān)鍵。時鐘樹電路的時序穩(wěn)定直接關(guān)系到DRAM輸出數(shù)據(jù)眼圖的大小。

二、DRAM中傳統(tǒng)的時鐘驅(qū)動樹電路設(shè)計(jì)

DRAM中的數(shù)字時鐘鎖相環(huán)輸出的時鐘信號需要經(jīng)過時鐘樹驅(qū)動電路和片上輸出驅(qū)動最終輸出數(shù)據(jù)。而時鐘樹驅(qū)動電路部分的設(shè)計(jì)尤其關(guān)鍵。圖1為一個目前DRAM中傳統(tǒng)的時鐘樹驅(qū)動電路。Clkt，clkc為鎖相環(huán)輸出的互補(bǔ)時鐘信號，en_dplck為一級時鐘選通信號，en_par為二級時鐘選通信號。由于時鐘樹驅(qū)動電路耗電較大，加上其一級時鐘選擇電路和二級時鐘選擇電路的使能信號隨不同的操作模式進(jìn)行開關(guān)切換，由此導(dǎo)致時鐘樹電路的耗電也會有動態(tài)的切換。

在DRAM芯片中，時鐘樹的供電電壓由內(nèi)部的LDO電壓供電模塊提供。一級時鐘選擇信號由與省電模式相關(guān)的信號生成，當(dāng)芯片進(jìn)入省電模式時，時鐘樹的時鐘信號被關(guān)掉，耗電減少，電壓會有瞬態(tài)的上沖；當(dāng)退出省電模式時，時鐘開啟，耗電增大，內(nèi)部供電電壓有下降，由此會導(dǎo)致整個時鐘樹電路的傳遞延遲變慢，而且由于電壓抖動對時鐘信號的上升沿和下降沿部分的影響不同，也會導(dǎo)致時鐘樹電路的輸出信號的占空比變差。而在目前的DRAM設(shè)計(jì)中，大多是通過增加供電電壓網(wǎng)絡(luò)上的電容或者改善供電電壓生成器的性能來減少電壓抖動，以期望改善時鐘樹輸出信號的性能。但是這些方法占用了很大的芯片面積而且效果不是很理想。

三、DRAM中一種延遲時間穩(wěn)定的時鐘樹驅(qū)動電路

為了解決現(xiàn)有的時鐘樹驅(qū)動電路在供電電壓抖動時會產(chǎn)生延遲，造成輸出數(shù)據(jù)眼圖變窄的技術(shù)問題，本文所述時鐘樹驅(qū)動電路采用一種隨電壓變化不敏感的驅(qū)動電路設(shè)計(jì)，以保證在驅(qū)動電路的供電電壓發(fā)生過沖或者是有壓降時，時鐘樹驅(qū)動電路的延遲時間能夠保持相對穩(wěn)定，從而保證輸出數(shù)據(jù)時序穩(wěn)定，實(shí)現(xiàn)較好的數(shù)據(jù)輸出眼圖。

如圖2所示，本時鐘樹驅(qū)動電路主要包括四部分電路：一級時鐘選擇電路，驅(qū)動電路，二級時鐘選擇電路，時鐘沿對準(zhǔn)電路，以及電流鏡像電路。一級時鐘選擇電路上還連接有NMOS管和PMOS管，NMOS管和PMOS管的漏端均與一級時鐘選擇電路連接；驅(qū)動電路上連接有NMOS管和PMOS管，NMOS管和PMOS管的漏端均與驅(qū)動電連接；二級時鐘選擇電路上連接NMOS管和PMOS管，NMOS管和PMOS管的漏端均與二級時鐘選擇電路連接；

其中clkt，clkc為從數(shù)字時鐘鎖相環(huán)輸出的一組互補(bǔ)時鐘信號。En_dpclk為一級時鐘使能信號，主要與省電模式操作相關(guān)。En_par為二級時鐘使能信號，主要與讀操作命令有關(guān)。Iref為DRAM芯片中與溫度電壓基本無關(guān)的參考電流。經(jīng)過電流鏡像電路生成vbiasn和vbiasp兩個電壓，分別連接到NMOS和PMOS的柵端鏡像一個固定的電流到時鐘樹電路中。圖3所示電流鏡像電路的結(jié)構(gòu)圖。當(dāng)然除了電流鏡像電路，還可以是其他現(xiàn)有技術(shù)中一些能夠產(chǎn)生電壓的電路。

對于輸入時鐘信號clkt，clkc，當(dāng)信號從低變高時，經(jīng)過PMOS管精確鏡像過來的電流Iref對內(nèi)部節(jié)點(diǎn)進(jìn)行充電，其充電時間固定，無論供電電壓抖動大小，此時鐘信號的上升沿和延遲時間都僅有Iref決定，同理，當(dāng)信號由高變低時，經(jīng)過NMOS管鏡像過來的電流Iref對內(nèi)部電壓節(jié)點(diǎn)進(jìn)行放電，其放電時間也不隨供電電壓變化，所以時鐘信號的下降沿和延遲時間也都相對穩(wěn)定。時鐘樹電路的每一級均經(jīng)過上述處理后，那么整個時鐘樹電路的延遲時間和輸出時鐘的占空比都會對供電電壓不敏感，從而保證了較好的輸出數(shù)據(jù)眼圖。此固定電流通過PMOS管和NMOS管對中間節(jié)點(diǎn)進(jìn)行充電/放電，其充電/放電時間基本保持恒定。所以每一級電路的傳遞延遲僅與iref有關(guān)，與內(nèi)部供電電壓的抖動基本無關(guān)。

本文所述的延遲時間穩(wěn)定的時鐘樹驅(qū)動電路，具有以下優(yōu)點(diǎn)：

1、在時鐘樹驅(qū)動電路的設(shè)計(jì)中，采用一種隨電壓變化不敏感的驅(qū)動電路設(shè)計(jì)，以保證在驅(qū)動電路的供電電壓發(fā)生過沖或者是有壓降時，時鐘樹驅(qū)動電路的延遲時間能夠保持相對穩(wěn)定，從而保證輸出時鐘信號穩(wěn)定，實(shí)現(xiàn)較好的數(shù)據(jù)輸出眼圖。2、本文所述電路結(jié)構(gòu)設(shè)計(jì)簡單，但卻大大改善了電路的性能。

四、結(jié)論

通過采用一種隨電壓變化不敏感的時鐘樹驅(qū)動電路設(shè)計(jì)，以保證在驅(qū)動電路的供電電壓發(fā)生過沖或者是有壓降時，時鐘樹驅(qū)動電路的延遲時間和時鐘的占空比能夠保持相對穩(wěn)定，從而保證輸出數(shù)據(jù)時序穩(wěn)定，實(shí)現(xiàn)較好的數(shù)據(jù)輸出眼圖。

參 考 文 獻(xiàn)

[1]賈雪絨，“一種延遲時間穩(wěn)定的時鐘樹驅(qū)動電路”專利號201420575679.2，證書號4086328；授權(quán)日期 2015/01/21