基于SoPC的微小衛(wèi)星姿態(tài)控制器的設(shè)計(jì)與實(shí)現(xiàn)*

范 凱 康國(guó)華 許 蕾 周瓊峰 潘俊帆

南京航空航天大學(xué)微小衛(wèi)星研究中心， 南京 210016

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基于SoPC的微小衛(wèi)星姿態(tài)控制器的設(shè)計(jì)與實(shí)現(xiàn)*

范 凱 康國(guó)華 許 蕾 周瓊峰 潘俊帆

南京航空航天大學(xué)微小衛(wèi)星研究中心， 南京 210016

為提高微小衛(wèi)星姿控系統(tǒng)的集成度、實(shí)時(shí)性、靈活性和可擴(kuò)展性，本文運(yùn)用SoPC技術(shù)設(shè)計(jì)了一種基于Nios Ⅱ 雙核架構(gòu)的微小衛(wèi)星姿態(tài)控制器。在一片F(xiàn)PGA內(nèi)嵌入2個(gè)Nios Ⅱ 軟核，分別處理外設(shè)通信和姿控算法，雙核通過共享存儲(chǔ)器實(shí)現(xiàn)信息交互。該系統(tǒng)還封裝了自行設(shè)計(jì)的外設(shè)接口IP核和各類數(shù)學(xué)運(yùn)算IP核，分別實(shí)現(xiàn)多路并行外設(shè)通信和姿控算法的硬件加速。該系統(tǒng)也可以在上述基礎(chǔ)上針對(duì)不同的應(yīng)用需求，封裝不同的IP核以實(shí)現(xiàn)系統(tǒng)的擴(kuò)展和性能的提升。本文從構(gòu)架設(shè)計(jì)、硬件選型、軟件編排和任務(wù)調(diào)度等角度對(duì)系統(tǒng)進(jìn)行了描述，最后以三軸氣浮臺(tái)模擬衛(wèi)星本體作為控制對(duì)象，進(jìn)行了全物理仿真實(shí)驗(yàn)，實(shí)驗(yàn)結(jié)果的統(tǒng)計(jì)表明，該姿態(tài)控制器功能齊全，性能穩(wěn)定，可應(yīng)用于實(shí)際的微小衛(wèi)星姿控系統(tǒng)。關(guān)鍵詞 微小衛(wèi)星；姿控系統(tǒng)；SoPC；全物理仿真

現(xiàn)代微小衛(wèi)星要求體積小、重量輕、功耗低[1]，因此如何在有限的成本、體積、重量及功耗的約束下，設(shè)計(jì)出集成度高、實(shí)時(shí)性好和靈活性強(qiáng)的姿控系統(tǒng)是微小衛(wèi)星領(lǐng)域關(guān)注的重點(diǎn)[2]。

微小衛(wèi)星姿態(tài)控制系統(tǒng)包括姿態(tài)敏感器、姿態(tài)控制器和執(zhí)行機(jī)構(gòu)[3]，其中姿態(tài)控制器作為姿控系統(tǒng)的核心部分，其體系架構(gòu)和運(yùn)作方式直接影響了姿控系統(tǒng)的性能。

隨著微電子技術(shù)的快速發(fā)展，SoPC(可編程片上系統(tǒng))已成為電子系統(tǒng)設(shè)計(jì)新的發(fā)展方向[4]。SoPC技術(shù)是將大規(guī)模的數(shù)字邏輯和嵌入式處理器整合在一塊FPGA芯片內(nèi)，形成軟硬件結(jié)合的具有控制和處理能力的片上系統(tǒng)[5]，從而使系統(tǒng)在成本、體積、功耗以及性能等方面實(shí)現(xiàn)最優(yōu)化[6]。

本文從提高微小衛(wèi)星姿控系統(tǒng)的集成度、實(shí)時(shí)性、靈活性和可擴(kuò)展性的角度考慮，將SoPC技術(shù)運(yùn)用到微小衛(wèi)星姿控系統(tǒng)中進(jìn)行軟硬件協(xié)同設(shè)計(jì)，提出了一種基于Nios Ⅱ 雙核架構(gòu)的微小衛(wèi)星姿態(tài)控制器。

目前，也有很多文獻(xiàn)設(shè)計(jì)了各種不同架構(gòu)的微小衛(wèi)星姿態(tài)控制器，文獻(xiàn)[7]將386ex芯片運(yùn)用到微小衛(wèi)星星載姿態(tài)控制器中，但386ex CPU運(yùn)算速度偏低，且體積和功耗均不理想，而SoPC技術(shù)在單片F(xiàn)PGA上實(shí)現(xiàn)系統(tǒng)主要邏輯功能[8]，在集成度、速度、體積和功耗等方面均有較大優(yōu)勢(shì)。文獻(xiàn)[9-11]分別運(yùn)用了PowerPC，SPARC，ARM架構(gòu)的芯片，這些架構(gòu)的處理器體系完善、功耗低、性能好、速度快，但硬件結(jié)構(gòu)較為固定，無法根據(jù)需求擴(kuò)展外設(shè)接口，而SoPC技術(shù)可以重新配置FPGA芯片的內(nèi)部結(jié)構(gòu)，形成新的電子系統(tǒng)，具有更好的靈活性和可擴(kuò)展性。文獻(xiàn)[12]采用了DSP+FPGA架構(gòu)，這種架構(gòu)發(fā)揮了DSP強(qiáng)大的數(shù)據(jù)處理能力和FPGA可靈活邏輯擴(kuò)展的特點(diǎn)，但由于DSP和FPGA具有各自的全局時(shí)鐘，當(dāng)兩者之間進(jìn)行通信時(shí)，就會(huì)遇到跨時(shí)鐘域的數(shù)據(jù)傳輸問題，可能會(huì)使系統(tǒng)進(jìn)入亞穩(wěn)定狀態(tài)[13]，只能通過一些方法將亞穩(wěn)態(tài)的概率降到最低。而SoPC系統(tǒng)只有一個(gè)全局時(shí)鐘，不存在跨時(shí)鐘域數(shù)據(jù)傳輸問題，所以從根本上避免了亞穩(wěn)態(tài)問題。

因此，基于SoPC的微小衛(wèi)星姿態(tài)控制器的設(shè)計(jì)具有一定的研究意義，下文將從構(gòu)架設(shè)計(jì)、硬件選型、軟件編排和任務(wù)調(diào)度等角度對(duì)系統(tǒng)進(jìn)行詳細(xì)的描述。

1 姿態(tài)控制器總體架構(gòu)設(shè)計(jì)

本文提出了一種新的微小衛(wèi)星姿態(tài)控制器的體系架構(gòu)，如圖1所示。

圖1 姿態(tài)控制器架構(gòu)示意圖

在1片F(xiàn)PGA內(nèi)嵌入2個(gè)NiosⅡ軟核處理器，協(xié)處理器通過調(diào)用外設(shè)接口IP核實(shí)現(xiàn)各種串行時(shí)序，并行地接收所有姿態(tài)敏感器的數(shù)據(jù)，同時(shí)進(jìn)行解包解碼，得到有效的傳感器數(shù)據(jù)，存放在共享存儲(chǔ)器中，并發(fā)出中斷；主處理器接收到中斷后一次性地從共享存儲(chǔ)器中拿到批量式的傳感器數(shù)據(jù)，然后調(diào)用數(shù)學(xué)運(yùn)算IP核運(yùn)行姿態(tài)確定和姿態(tài)控制算法，得到的控制指令和下行數(shù)據(jù)也是批量式地寫到共享存儲(chǔ)器中，由協(xié)處理器代理完成與執(zhí)行機(jī)構(gòu)的數(shù)據(jù)通信。

2 姿態(tài)控制器硬件設(shè)計(jì)

2.1 FPGA選型

目前全球大部分的FPGA產(chǎn)品都是由Altera和Xilinx兩大廠商提供的[14]，相比較而言：Xilinx的硬件功能稍強(qiáng)；Altera邏輯資源速度稍快，且軟件智能程度更高，并擁有更高的性價(jià)比，所以本文選用Altera的Cyclone IV系列的EP4CE115F23C8N，它是Altera公司Cyclone系列產(chǎn)品中功耗最低的芯片，只需兩路電源供電，就能正常運(yùn)行和工作，擁有114480個(gè)邏輯單元，3888K的嵌入式存儲(chǔ)器，266個(gè)18×18乘法器，280個(gè)用戶IO口，支持Nios II 32位嵌入式處理器，其豐富的片內(nèi)資源和超低的功耗有利于提高姿態(tài)控制器的集成度[15]。

2.2 存儲(chǔ)器配置

為實(shí)現(xiàn)雙核的運(yùn)行，控制器配置如表1所示的各類存儲(chǔ)器，其功能及參數(shù)如下。

2.3 雙核系統(tǒng)搭建

本文在QuartusⅡ13.1開發(fā)環(huán)境下搭建姿態(tài)控制器硬件系統(tǒng)，利用Qsys組件進(jìn)行內(nèi)核開發(fā)。如圖2所示，控制器搭載了2個(gè)NiosⅡ軟核處理器，2個(gè)軟核通過各自的Avalon-MM總線分別掛載了各種IP核以實(shí)現(xiàn)特定功能。

圖2 雙核系統(tǒng)架構(gòu)示意圖

雙核都掛載了SDRAM/Flash的控制器IP核，以驅(qū)動(dòng)各個(gè)外圍存儲(chǔ)器，同時(shí)均掛載了定時(shí)器為操作系統(tǒng)提供時(shí)鐘節(jié)拍。

雙核還共同掛載了一些從設(shè)備，2個(gè)處理器共用1個(gè)System ID號(hào)作為整個(gè)硬件系統(tǒng)的標(biāo)識(shí)符。另外共同掛載了2片雙端口RAM作為片內(nèi)共享存儲(chǔ)器。為訪問SRAM作為片外共享存儲(chǔ)器，還共同掛載了三態(tài)控制器和三態(tài)橋以及互斥硬核。

雙核也各自掛載了一些不同的IP核以實(shí)現(xiàn)特定功能。主處理器的主要任務(wù)是運(yùn)行姿態(tài)控制算法，為進(jìn)行算法的硬件加速，在主處理器的總線上掛載了一些Altera公司提供的數(shù)學(xué)運(yùn)算IP核，包括整數(shù)及浮點(diǎn)數(shù)的加法器、乘法器、除法器、比較器、轉(zhuǎn)換器、平方根計(jì)算器及正弦/余弦計(jì)算器等。

協(xié)處理器的主要任務(wù)是與外設(shè)通信，因此掛載了多個(gè)自行設(shè)計(jì)的外設(shè)接口IP核，IIC接口IP核驅(qū)動(dòng)FeRAM和其他IIC接口的外設(shè)；UART接口IP核通過串口電平轉(zhuǎn)換電路可擴(kuò)展出RS232，RS422，RS485等各類異步串行接口；ADC IP核用以采集外部的模擬量信號(hào)；DAC IP核用以輸出模擬電壓信號(hào)驅(qū)動(dòng)動(dòng)量輪；PWM波IP核用以驅(qū)動(dòng)噴氣電磁閥。

2.4 硬件實(shí)現(xiàn)

根據(jù)總體方案進(jìn)行硬件詳細(xì)設(shè)計(jì)，最后姿態(tài)控制器實(shí)物如圖3所示。姿態(tài)控制器電路板采用核心板和擴(kuò)展板層疊的結(jié)構(gòu)，方便升級(jí)和擴(kuò)展，如圖3左邊是擴(kuò)展板，右邊是核心板，插在擴(kuò)展板背面。

圖3 姿態(tài)控制器實(shí)物圖(左：功能擴(kuò)展板；右：核心板)

3 姿態(tài)控制器通信機(jī)制設(shè)計(jì)

3.1 內(nèi)部雙核間通信機(jī)制設(shè)計(jì)

雙核處理系統(tǒng)的數(shù)據(jù)共享機(jī)制是一個(gè)難點(diǎn)[16]，特別是在高速、并發(fā)情況下，如何有效保證數(shù)據(jù)安全是本文設(shè)計(jì)的重點(diǎn)，根據(jù)實(shí)際情況設(shè)計(jì)了2種方案，分別應(yīng)用在不同場(chǎng)景中。

3.1.1 基于共享SRAM和互斥硬核的通信機(jī)制

雙核共同掛載了1片SRAM作為片外共享存儲(chǔ)器，基于硬件互斥核Altera Avalon Mutex的操作機(jī)制實(shí)現(xiàn)對(duì)共享資源分時(shí)訪問，每個(gè)軟核在使用共享資源前，都要測(cè)試互斥核是否可用：若可用，則試圖對(duì)Mutex加鎖，確認(rèn)加鎖成功、取得使用權(quán)后才能對(duì)共享資源操作，直到使用完再對(duì)Mutex解鎖；若不可用，則根據(jù)操作指令選擇繼續(xù)等待或者立即返回。

3.1.2 基于雙端口RAM和IO中斷的通信機(jī)制

利用FPGA的片上邏輯資源構(gòu)建了2片雙端口RAM同時(shí)掛在雙核的總線上。該雙端口RAM自帶防競(jìng)爭(zhēng)機(jī)制，當(dāng)處理器A讀某一地址，而處理器B正在對(duì)同一地址寫數(shù)據(jù)時(shí)，處理器A讀到的是前一時(shí)刻的數(shù)據(jù)，不會(huì)出現(xiàn)錯(cuò)誤。所以只要避免2個(gè)處理器同時(shí)對(duì)同一地址執(zhí)行寫操作即可。因此配置了2片雙端口RAM，連接關(guān)系如圖4所示。

圖4 雙端口RAM數(shù)據(jù)通信

主處理器將控制指令寫到RAM-1中，并發(fā)出IO中斷，然后協(xié)處理器從RAM-1中讀取控制指令，寫到執(zhí)行機(jī)構(gòu)中。對(duì)于RAM-1，主處理器只寫不讀，協(xié)處理器只讀不寫；協(xié)處理器接收遙測(cè)指令，寫到RAM-2中，并發(fā)出IO中斷，然后主處理器從RAM-2中讀取遙測(cè)指令，運(yùn)行控制程序。對(duì)于RAM-2，協(xié)處理器只寫不讀，主處理器只讀不寫。

對(duì)比這2種通信機(jī)制，SRAM能實(shí)現(xiàn)雙向的數(shù)據(jù)交換，但操作比較繁瑣；每片雙端口RAM設(shè)置成了單向模式，但操作比較靈活。因此對(duì)于一些需要雙向流動(dòng)的共享數(shù)據(jù)，選擇基于SRAM的通信方案；而對(duì)于單向流動(dòng)的共享數(shù)據(jù)，選擇基于雙端口RAM 的通信方案。

3.2 姿態(tài)控制器與外設(shè)通信機(jī)制設(shè)計(jì)

姿態(tài)控制器需要與眾多姿態(tài)敏感器進(jìn)行通信，這些敏感器大多是UART，SPI，IIC等慢速串行接口，如果僅用1個(gè)CPU順序采樣，難以保證采樣任務(wù)不被其他高優(yōu)先級(jí)的任務(wù)打斷，影響了通信的實(shí)時(shí)性。因此，本文提出了一種新的批量式數(shù)據(jù)通信機(jī)制，這種機(jī)制下各模塊的邏輯關(guān)系如圖5所示。

圖5 雙核與外設(shè)通信機(jī)制設(shè)計(jì)

在1片F(xiàn)PGA上開發(fā)了多個(gè)外設(shè)接口IP核，其中，時(shí)序發(fā)生器負(fù)責(zé)產(chǎn)生指定時(shí)序與外設(shè)通信，通信數(shù)據(jù)存放在FIFO中。通信控制器負(fù)責(zé)配置時(shí)序發(fā)生器的通信速率等參數(shù)，以及讀寫FIFO的數(shù)據(jù)和狀態(tài)，并轉(zhuǎn)換成Avalon總線信號(hào)傳送給協(xié)處理器。協(xié)處理器以基址加上偏移量的方式訪問IP核各個(gè)寄存器的內(nèi)容。協(xié)處理器讀寫好的外設(shè)數(shù)據(jù)通過片內(nèi)雙端口RAM和片外SRAM與主處理器共享。

從外設(shè)接收數(shù)據(jù)時(shí)，時(shí)序發(fā)生器產(chǎn)生指定的串行時(shí)序，并行地從傳感器讀取數(shù)據(jù)寫入FIFO中，滿一定數(shù)據(jù)量后觸發(fā)中斷，協(xié)處理器尋址獲取接收的數(shù)據(jù)，并進(jìn)行解包解碼，得到有效的傳感器數(shù)據(jù)，所有傳感器數(shù)據(jù)讀取完成后，統(tǒng)一寫入共享存儲(chǔ)器，并向主處理器發(fā)出中斷，主處理器一次性地從共享存儲(chǔ)器中獲取所有傳感器數(shù)據(jù)。

向外設(shè)發(fā)送數(shù)據(jù)時(shí)，主處理器將需發(fā)送的數(shù)據(jù)一次性全部寫到共享內(nèi)存中并發(fā)出中斷，協(xié)處理器接收到中斷后，從共享內(nèi)存中獲取數(shù)據(jù)，分別寫入指定IP核的FIFO中，一旦時(shí)序發(fā)生器檢測(cè)到FIFO不為空，就根據(jù)設(shè)定的通信速率產(chǎn)生相應(yīng)的時(shí)序，將FIFO中的數(shù)據(jù)依次發(fā)送出去。

通過以上設(shè)計(jì)，主處理器得以從繁瑣的外設(shè)通信中解放出來，轉(zhuǎn)而由協(xié)處理器代理。協(xié)處理器通過調(diào)用各外設(shè)接口IP核實(shí)現(xiàn)與外設(shè)的多路并行通信，提高了通信的實(shí)時(shí)性。

4 姿態(tài)控制器軟件設(shè)計(jì)

姿態(tài)控制軟件程序基于Nios II 13.1 SBT for Eclipse開發(fā)，為2個(gè)軟核處理器分別建立了NiosⅡ Application工程，并都嵌入了μC/OS-Ⅱ操作系統(tǒng)。

4.1 協(xié)處理器軟件程序設(shè)計(jì)

協(xié)處理器的任務(wù)主要是與姿態(tài)敏感器和執(zhí)行機(jī)構(gòu)通信。協(xié)處理器共有5個(gè)任務(wù)，各任務(wù)間交互關(guān)系如圖6所示。

圖6 協(xié)處理器各任務(wù)間的交互關(guān)系

3個(gè)串口接收IP核實(shí)時(shí)接收光纖陀螺、磁強(qiáng)計(jì)和加速度計(jì)的數(shù)據(jù)，達(dá)到一定數(shù)據(jù)量觸發(fā)中斷，發(fā)出信號(hào)量激活陀螺、磁強(qiáng)計(jì)和加速度計(jì)的數(shù)據(jù)采集任務(wù)，以狀態(tài)機(jī)的方法進(jìn)行解包解碼，得到的傳感器數(shù)據(jù)分別通過消息郵箱發(fā)出。姿態(tài)敏感器數(shù)據(jù)處理任務(wù)由定時(shí)器每10ms激活，無等待的獲取以上消息郵箱的消息；讀取所有姿態(tài)敏感器的數(shù)據(jù)后，按照Mutex機(jī)制將數(shù)據(jù)寫入SRAM，并發(fā)出一次I/O口中斷；然后讀取雙端口RAM-1中主處理器傳來的控制指令數(shù)據(jù)，通過消息隊(duì)列發(fā)送給控制指令處理任務(wù)。控制指令處理任務(wù)等待消息隊(duì)列中的消息，通過消息首字符分離出各執(zhí)行機(jī)構(gòu)的指令，然后調(diào)用D/A轉(zhuǎn)換接口IP核控制動(dòng)量輪轉(zhuǎn)速，調(diào)用PWM輸出IP核控制噴氣電磁閥開關(guān)。

4.2 主處理器軟件程序設(shè)計(jì)

主處理器的任務(wù)是建立工作時(shí)序，首先讀取協(xié)處理器傳來的姿態(tài)敏感器數(shù)據(jù)，然后運(yùn)行姿態(tài)確定和姿態(tài)控制算法，最后得到執(zhí)行機(jī)構(gòu)控制指令返回給協(xié)處理器。這里的姿態(tài)控制采用了角度和角速度的雙回路增量式PID控制算法。主處理器共有4個(gè)任務(wù)，各任務(wù)間的交互關(guān)系如圖7所示。

圖7 主處理器任務(wù)交互關(guān)系

當(dāng)協(xié)處理器把所有姿態(tài)敏感器的數(shù)據(jù)寫到SRAM后，會(huì)發(fā)出1次I/O中斷，主處理器檢測(cè)到這個(gè)中斷后發(fā)出2個(gè)信號(hào)量：1)激活SRAM數(shù)據(jù)處理任務(wù)，按照Mutex機(jī)制從SRAM中批量式的讀取所有傳感器數(shù)據(jù)，然后將傳感器數(shù)據(jù)通過消息郵箱發(fā)出；2)激活雙端口RAM-2數(shù)據(jù)讀取任務(wù)，讀取協(xié)處理器接收到的遙測(cè)指令并通過消息郵箱發(fā)出。

姿態(tài)控制任務(wù)通過消息郵箱讀取當(dāng)前傳感器數(shù)據(jù)和遙測(cè)指令；運(yùn)用AHRS算法融合陀螺、加速度計(jì)和磁強(qiáng)計(jì)的數(shù)據(jù)，解算出當(dāng)前的姿態(tài)信息；然后根據(jù)遙測(cè)指令更新控制參數(shù)和目標(biāo)姿態(tài)，運(yùn)行姿態(tài)控制算法，計(jì)算得到的控制指令通過郵箱發(fā)出。雙端口RAM-1存儲(chǔ)任務(wù)接收消息將控制指令存儲(chǔ)到雙端口RAM-1中，由協(xié)處理器代理驅(qū)動(dòng)執(zhí)行機(jī)構(gòu)。

5 全物理仿真與驗(yàn)證

為了驗(yàn)證姿態(tài)控制器的功能和性能，用三軸氣浮臺(tái)模擬衛(wèi)星本體作為控制對(duì)象，進(jìn)行全物理仿真實(shí)驗(yàn)。

5.1 全物理仿真平臺(tái)的搭建

將本文設(shè)計(jì)的姿態(tài)控制器固定于氣浮臺(tái)臺(tái)體上，并與各姿態(tài)敏感器和執(zhí)行機(jī)構(gòu)相連，組成全物理仿真平臺(tái)如圖8所示。

圖8 姿控仿真系統(tǒng)實(shí)物圖

氣浮臺(tái)采用球面氣浮軸承，提供三自由度微干擾力矩懸浮。臺(tái)體配平以后的慣量矩陣如下所示。

各傳感器的主要參數(shù)如表2所示。

表2 氣浮臺(tái)傳感器性能參數(shù)

5.2 試驗(yàn)結(jié)果分析

姿控要求：氣浮臺(tái)XY面保持水平，即橫滾和俯仰角保持0°，實(shí)現(xiàn)偏航角從14.5°到0°的姿態(tài)機(jī)動(dòng)，最后穩(wěn)定在0°。指標(biāo)要求姿態(tài)指向精度優(yōu)于0.2°，指向穩(wěn)定度優(yōu)于0.01 (°) /s。

實(shí)驗(yàn)過程典型姿態(tài)數(shù)據(jù)如圖9所示。

圖9 系統(tǒng)全物理仿真姿態(tài)控制效果

從圖9(c)可以看出，由0s開始，臺(tái)體偏航角保持指向14.5°，在40s時(shí)，接收到指令，偏航角向0°機(jī)動(dòng)，最后穩(wěn)定在0°附近。偏航角機(jī)動(dòng)是一個(gè)典型的控制系統(tǒng)調(diào)節(jié)過程，其動(dòng)態(tài)特性是：上升時(shí)間6s，峰值時(shí)間7s，動(dòng)態(tài)偏差1.39°，震蕩周期8s，調(diào)節(jié)過程時(shí)間21s。靜態(tài)特性是：在65s時(shí)，系統(tǒng)達(dá)到了新的平衡，靜態(tài)偏差為0.061°。圖9(a)和(b)分別反映了臺(tái)體在姿態(tài)機(jī)動(dòng)過程中控制指令和姿態(tài)角速度的變化過程。

按上述要求進(jìn)行多次重復(fù)試驗(yàn)，經(jīng)過統(tǒng)計(jì)分析控制指標(biāo)得出偏航角指向精度為0.065°，指向穩(wěn)定度為0.0029 (°) /s，達(dá)到設(shè)計(jì)指標(biāo)。

6 結(jié)論

運(yùn)用SoPC技術(shù)設(shè)計(jì)了一種基于NiosⅡ雙核架構(gòu)的微小衛(wèi)星姿態(tài)控制器，在一片F(xiàn)PGA上實(shí)現(xiàn)了整個(gè)姿態(tài)控制器的邏輯功能，提高了集成度；用VHDL語言編寫了所有外設(shè)接口，將硬件軟件化，提高了靈活性和可擴(kuò)展性；設(shè)計(jì)了一種基于雙核的批量式外設(shè)通信機(jī)制，從底層保證了系統(tǒng)的實(shí)時(shí)性。基于三軸氣浮臺(tái)的全物理仿真實(shí)驗(yàn)驗(yàn)證了本姿態(tài)控制器具有較好的姿控性能與效果。后期將對(duì)姿態(tài)控制器的可靠性展開深入研究。

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Design and Implementation of Micro-Satellite Attitude Controller Based on SoPC

Fan Kai, Kang Guohua, Xu Lei, Zhou Qiongfeng, Pan Junfan

Research Center of Microsatellites, Nanjing University of Aeronautics and Astronautics, Nanjing 210016, China

Aimingatimprovingtheintegration,instantaneity,flexibilityandscalabilityofmicro-satelliteattitudecontrolsystem, SoPCtechnologyareemployedtodesignanewmicro-satelliteattitudecontrollerthatisbasedonNios IIdual-corearchitecture.ThetwoNios IIsoft-coresembeddedinoneFPGAaretreateddividedlyperipheralcommunicationsandattitudecontrolalgorithms.Theyexchangeinformationviasharedmemory.Thesystemalsoencapsulatestheself-designedperipheralinterfaceIPcoreandvarioustypesofmathIPcore,respectively,toachievemulti-channelparallelperipheralcommunicationsandhardwareaccelerationforattitudecontrolalgorithm.ThesystemcanalsopackagedifferentIPcoresfordifferentrequirementstoachieveexpansionandenhancetheperformanceofthesystem.Inthepaper,thesystemisdescribedbyarchitecturedesign,hardwareselection,softwareschedulingandtaskscheduling.Finally,three-axisair-bearingtableisusedtoimitatesatellitebodyasacontrolobjectandconductafull-physicalsimulationexperiment.Theresultoftheexperimentshowsthatthisattitudecontrollerhasfullfeaturesandstableperformanceanditcanbeappliedtoactualmicro-satelliteattitudecontrolsystem.

Micro-satellite;Attitudecontrolsystem; SoPC;Full-physicalsimulation

*江蘇省自然基金青年基金項(xiàng)目(SBK201343261)；中央高校基本科研業(yè)務(wù)費(fèi)專項(xiàng)資金資助(NS2014092)

2016-07-01

范 凱(1992-)，男，江蘇揚(yáng)州人，碩士研究生，主要研究方向?yàn)槲⑿⌒l(wèi)星姿態(tài)控制技術(shù)；康國(guó)華(1978-)，男，福建南平人，博士，研究員，主要研究方向?yàn)槲⑿⌒l(wèi)星總體設(shè)計(jì)；許 蕾(1977-)，男，安徽無為人，博士，助理研究員，主要研究方向?yàn)闊o人機(jī)飛行控制；周瓊峰(1993-)，女，浙江金華人，碩士研究生，主要研究方向?yàn)槲⑿⌒l(wèi)星導(dǎo)航技術(shù)；潘俊帆(1992-)，男，北京人，碩士研究生，主要研究方向?yàn)槲⑿⌒l(wèi)星結(jié)構(gòu)設(shè)計(jì)。

V249

A

1006-3242(2016)05-0039-07