基于FPGA的線性調頻信號的脈沖壓縮處理

卜　鋒，姜曉波，張　鑫

(中國船舶重工集團公司第七二四研究所，南京 211153)

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基于FPGA的線性調頻信號的脈沖壓縮處理

卜鋒，姜曉波，張鑫

(中國船舶重工集團公司第七二四研究所，南京 211153)

當今雷達技術中，脈沖壓縮技術體制很好地解決了脈沖探測傳感器系統中作用距離和分辨能力之間的矛盾，因此該技術廣泛用于雷達、聲納等系統。通過對FPGA硬件系統基本構架、軟件開發、調試的基本流程的深入了解與掌握，完成了一種數字脈沖壓縮處理器的設計和FPGA實現，包括系統架構設計、方案論證及仿真、算法實現、結果的測試等，為脈沖壓縮技術的實際開發應用提供了更廣闊的平臺。

雷達；脈沖壓縮;線性調頻信號;FPGA；ISE

0　引　言

隨著雷達系統在飛機、導彈、人造衛星及宇宙飛船等測控領域的廣泛應用，雷達的作用距離、分辨能力、測量精度等性能指標隨著飛行技術的高速發展也提出了越來越高的要求[1]。雷達系統的測距精度和距離分辨力對信號形式的要求是一致的，主要取決于輻射信號的頻率結構。為了提高測距精度和距離分辨力，要求信號具有大的帶寬,而測速精度和速度分辨力則取決于輻射信號的時域結構。此外，為提高雷達系統的發現能力，要求信號具有大的能量，也需要輻射信號具有大的時寬。由此可見，為了提高雷達系統的發現能力、測量精度和分辨能力，要求雷達信號同時具有大的時寬、帶寬乘積。但是，在普通脈沖雷達中，雷達信號的時寬帶寬積為一個常量(約為1)，所以不能兼顧距離分辨率和速度分辨率兩項指標。脈沖壓縮雷達很好地解決了作用距離和分辨能力之間的矛盾，從而使其得以廣泛用于雷達、聲納等探測系統。

1　脈沖壓縮的原理

線性調頻是最早和發展最充分的脈沖壓縮技術。它通過在雷達大時寬脈沖信號中對載波頻率進行調制以增加雷達的發射帶寬，并在接收時進行脈沖壓縮[2-7]實現匹配接收，從而完成時域信號能量和距離分辨力的統一。雷達系統工作的目的首先是要從含有噪聲、雜波或人為干擾的接收信號中發現目標，這一過程實際上就是雷達信號最佳處理中的最佳檢測問題。

設一線性濾波器的輸入信號為x(t)：

(1)

其中s(t)是雷達發射的確知信號，其頻譜為

(2)

信號能量為

(3)

n(t)為均值為零的平穩白噪聲，自相關函數為Rn(τ)=N0δ(τ)/2，則其功率譜密度為N0/2。設線性濾波器系統的沖擊響應為h(t)，其頻率響應為H(f)。由疊加原理可得濾波器的輸出響應為

(4)

由信號與系統及隨機信號理論可知，濾波器對s(t)的響應ys(t)為

(5)

假設濾波器的輸出信號成分在t0時刻形成了一個峰值，那么輸出信號成分的峰值功率為

(6)

對上式應用Schwartz不等式可得

(7)

輸出噪聲的平均功率為

(8)

由式(3)和(7)整理可得

(9)

可見不等式(9)中等號成立時濾波器輸出信噪比最大(SNRmax=2E/No)。而該式當滿足式(10)時等號成立：

H(f)=KS(f)exp(-j2πft0)

(10)

對實信號s(t)而言，滿足關系式S(w)=S(-w)，則經傅里葉逆變換可得

(11)

式(10)就是要獲得濾波器輸出最大信噪比時濾波器的傳遞函數和與輸入信號頻譜之間應滿足的關系，而式(11)是濾波器的沖激響應與輸入信號時域波形之間應滿足的關系。滿足這種關系的線性濾波器稱為匹配濾波器，即除了常數K和線性相位因子exp(-j2πft0)之外，匹配濾波器的頻率特性恰好是輸入信號頻譜的共軛，其沖激響應由所要匹配的信號唯一的確定，并且是該信號的共軛鏡像[8]。

匹配濾波器的作用是對輸入信號s(t)完成一次相關運算。由h(t)與s(t)的強烈相關特性可知，在t=t0時刻，信號各頻率分量同相疊加從而得到最大的輸出，且輸出只與信號能量有關。而輸入噪聲是隨機的，各頻率分量與H(f)間沒有確定的關系，其輸出功率只能是統計平均的結果。匹配濾波器的這種相關運算特性決定了它對平穩白噪聲中確知信號的檢測具有最優檢測能力，是以輸出信噪比最大為準則的最佳接收機[9]。匹配濾波器在許多場合都是一種最佳線性處理器，因此有著廣泛的應用。

針對零中頻低通系統，線性調頻信號匹配濾波器的近似頻率特性為

(12)

如果有信號(線性調頻回波信號經過適當處理后)作用于濾波器輸入端：

(13)

其中，fd為多普勒頻移，匹配濾波器輸出信號為

Y(f)=H(f)|S(f)

(14)

對Y(f)求傅里葉逆變換得到時域表達式y(t)為

(15)

2　FPGA的仿真與實現

2.1硬件平臺系統的搭建

VerilogHDL是一種全方位的硬件描述語言,整個自頂向下或自底向上的電路設計過程都可以用VerilogHDL來完成。

ISE軟件是由XILINX公司制作的專門針對FPGA硬件平臺搭建的一款專業軟件。ISim提供了集成到ISE內的、特性齊全的HDL仿真器。而ChipScope工具可在設計中直接插入邏輯分析器、系統分析器以及虛擬I/O小型軟件內核,從而能夠查看任意的內部信號或節點,包括嵌入式軟硬處理器。系統以工作速度捕獲信號,并通過編程接口輸出,從而可大幅減少設計方案的引腳數。捕獲到的信號隨即通過分析工具進行顯示和分析。

因此,本文也是基于FPGA的常規開發流程搭建的硬件架構系統,如圖1所示。

圖1　FPGA平臺的硬件架構系統

由以上理論的推導得出,輸入信號為線性調頻脈沖信號,其表達式為

(16)

因而,根據硬件平臺設定了相關參數如下:

fc=20 MHz,f0=15 MHz,fs=20 MHz,

B=4 MHz,T=16 μs,Tprf=500 μs

2.2ADS4249的ADC采樣和中頻采樣實現及驗證

ADS4249輸入具有增益調節選擇功能,從而可適應大動態范圍的滿量程模擬信號輸入,同時還包含一個可以用于消除ADC直流零偏的偏移校正回路。ADS4249提供串行或并行控制接口,可對其工作參數進行配置,同時ADS4249采用DDRLVDS高速并行接口進行采集數據輸出。

據此進行了ADC采集電路設計,然后將時鐘采樣頻率的配置文件加載入LMK04804時鐘發生器,得到ADS4249采樣頻率為20MHz。通過從信號源輸出2MHz的正弦波信號,觀察到Chipscope界面的圖形,20MHz采樣2MHz,所以每個周期有10個點,如波形圖2。

2.3LFM信號時域表示

圖2中,f0=15MHz(中頻頻率),B=4MHz,T=16μs,Tprf=500μs。可以看出,這是一個帶通信號。根據帶通采樣定理,帶通信號的中心頻率f0與采樣速率fs滿足fs=4f0/(2n+1)時,用fs進行等間隔采樣所得到的信號采樣值能準確地確定原信號。取n=1,從而fs=20MHz。

圖2　ADS4249采樣頻率圖

圖3為多相濾波過程。按照相位均勻劃分把數字濾波器的系統函數H(z)分解成若干個具有不同相位的組,形成多個分支,在每個分支上實現濾波。本次實驗采用的是兩路濾波,相差半個周期。

圖3　多相濾波過程

由圖4可知,在經過時延濾波器之前,I、Q兩路數據已經做到對齊。當采樣頻率滿足fs=4f0/(2n+1)時,得到采樣序列:

(17)

其中xBI(n)和xBQ(n)分別為信號的同相分量和正交分量。

(18)

(19)

由于兩倍抽取,所以得到的I、Q序列的數字譜相差一個延遲因子,體現在時域上相當于相差半個采樣周期,所以需要采用延時濾波器加以修正。延時濾波器的沖激函數由理論給出:I路選擇h3(n),Q路選擇h1(n)原理圖，如圖5所示。

圖4用modelsim仿真軟件進行仿真兩倍抽取

圖5　加載延時濾波器的沖激函數原理圖

最后得到的I、Q兩路信號應該嚴格正交。用信號發生器產生16MHz正弦信號,經過采樣后相當于進行了下變頻,產生了一個2MHz的基帶信號。再經過抽取,I、Q兩路應該為相互正交的兩個1MHz正弦波,見圖6。同時利用chipscope進行實時采集信號得到波形圖,如圖7所示。從圖7中可以看到I、Q兩路信號,但是在ChipScope中實際觀察的樣子與仿真結果略有偏差,是因為初始相位的不確定性,但這不影響兩路信號的正交性以及實驗的結果。

圖6matlab仿真結果

2.4匹配濾波以及求模輸出驗證

輸出的兩路信號求模,此時得到的就是脈沖壓縮信號的時域數據。通過調用IPcore來實現高效濾波器的設計,如圖8所示。取中頻解調信號的高20位作為輸入,差分系數量化為20位,每個濾波器通道輸出40位。將I、Q兩個通道的高31位兩路相加,I、Q輸出32位信號。

圖8　匹配濾波器原理框圖

輸入信號為線性調頻信號,經過匹配濾波后,輸出I、Q路為沖擊信號如圖9所示,由尖峰所在處可以得到回波信號的距離信息。I、Q兩路通道平方、相加后輸出65位信號,截取高32位取模輸出。輸入線性調頻信號,經過求模輸出模塊后即可得到輸出信號圖,如圖10所示。

圖9　輸出I、Q兩路信號

圖10　求模輸出信號

線性調頻脈沖信號通過匹配濾波器后,輸出脈沖的包絡近似為sinx/x函數形狀,最大的第一旁瓣為主瓣電平的-13.2dB,其他旁瓣隨其離主瓣的間隔x按1/x的規律衰減,旁瓣零點間隔為1/B。所以，計算主旁瓣比為20*log(333/1605)= -13.66dB,近似于理論值-13.2dB。

結果表明,本文所設計的脈沖壓縮系統滿足了預先的設計要求,并具備進步擴展的能力。

3　結束語

數字脈沖壓縮技術相對于傳統的模擬脈壓具有很大的優越性,其精度高、靈活性大、可靠性好,易于大規模生產,已成為現代雷達脈壓系統的發展趨勢。但是,數字脈壓處理器的計算量大,傳統的多片DSP的硬件結構,電路較復雜、功耗大。為了克服這些缺點,基于FPGA實現的數字脈壓處理器受到了國內外學者的青睞。此次對IP核的使用降低了芯片設計的技術難度,節省了很多時間。但是,相對的FIR數字濾波的算法并未實現深入的探討與論證,這也是下一步研究的重點所在。本次設計與實現給雷達脈壓系統的研究提供了更堅實的理論基礎,仿真結果也與實際使用情況相符。另外,在論證過程中也體會到應本著系統在工程中的適用性原則,不能盲目追求更高的速率或精度,而應更多地考慮到資源與速度、資源與精度的折中問題,使之能夠更好地在實踐中發揮作用。

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PulsecompressionprocessingofLFMsignalsbasedonFPGA

BUFeng,JIANGXiao-bo,ZHANGXin

(No.724ResearchInstituteofCSIC,Nanjing211153)

Inmodernradartechnologies,thepulsecompressiontechnologysolvestheproblemsbetweenthedetectionrangeandtheresolutioncapabilityinthepulsedetectionsensorsystemssatisfactorily.Therefore,thetechnologyiswidelyappliedtoradarandsonarsystems.Basedonthein-depthknowledgeandagoodcommandofthebasicstructureoftheFPGAhardwaresystem,thesoftwaredevelopmentandthebasicprocedureofthedebugging,adigitalpulsecompressionprocessorisdesignedbasedontheFPGA,includingthesystemarchitecturedesign,projectdemonstrationandsimulation,algorithmimplementation,andtestoftheresults,providingawiderplatformfortheactualdevelopmentandapplicationofthepulsecompressiontechnology.

radar;pulsecompression;LFMsignal;FPGA;ISE

2015-12-20;

2016-01-10

卜鋒(1980-),男,工程師,研究方向:雷達發射技術;姜曉波(1980-),男，工程師，研究方向：雷達總體技術；張鑫(1981-),男,工程師,研究方向:雷達總體技術。

TN78

A

1009-0401(2016)03-0036-05