時(shí)間測(cè)量電路系統(tǒng)的設(shè)計(jì)*

趙　恩，趙建軍，高霞芳，唐海峰，方　釗

(昆明理工大學(xué) 理學(xué)院，云南 昆明 650500)

?

時(shí)間測(cè)量電路系統(tǒng)的設(shè)計(jì)*

趙恩，趙建軍，高霞芳，唐海峰，方釗

(昆明理工大學(xué) 理學(xué)院，云南 昆明 650500)

研究設(shè)計(jì)了一種基于FPGA(Field Programmable Gate Array)技術(shù)設(shè)計(jì)的時(shí)間數(shù)字轉(zhuǎn)換電路，其具有將多通道時(shí)間信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)，數(shù)據(jù)緩存處理，以及多通道數(shù)據(jù)組合輸出的功能。采用FPGA技術(shù)，利用Xilinx公司Virtex II Pro系列芯片XC2VP30-FF896，采用粗時(shí)間和細(xì)時(shí)間相結(jié)合的計(jì)數(shù)計(jì)算方法設(shè)計(jì)時(shí)間數(shù)字轉(zhuǎn)換電路模塊。采用狀態(tài)機(jī)設(shè)計(jì)的方法，利用FIFO管道實(shí)現(xiàn)準(zhǔn)確有效地傳輸數(shù)據(jù)，解決了多通道傳輸所帶來(lái)的數(shù)據(jù)重復(fù)的問(wèn)題。該時(shí)間測(cè)量電路系統(tǒng)的設(shè)計(jì)具有精度高、成本低和應(yīng)用領(lǐng)域廣泛等特點(diǎn)。

時(shí)間數(shù)字轉(zhuǎn)換電路；通信協(xié)議；先進(jìn)先出；狀態(tài)機(jī)

1　基于FPGA的時(shí)間測(cè)量電路系統(tǒng)設(shè)計(jì)

時(shí)間是高能物理實(shí)驗(yàn)中的一個(gè)重要測(cè)量參數(shù)。目前，時(shí)間的測(cè)量方法主要有2種：1)采用專用的時(shí)間測(cè)量芯片(ASIC TDC)；2)采用基于FPGA的時(shí)間數(shù)字轉(zhuǎn)換(Time Digital Converter,TDC)[1]電路。專用的時(shí)間測(cè)量芯片大多都是針對(duì)具體的應(yīng)用而開(kāi)發(fā)的，對(duì)于設(shè)計(jì)的靈活性、普遍性存在一定的不足，并且其開(kāi)發(fā)周期相對(duì)較長(zhǎng)。本文采用FPGA技術(shù)，利用Xilinx公司Virtex II Pro系列芯片XC2VP30-FF896，封裝為ff896。時(shí)間測(cè)量電路包括TDC電路、TDC數(shù)據(jù)存入FIFO的通斷控制模塊、FIFO緩存模塊和多路通道控制模塊，最終形成40位的時(shí)間測(cè)量數(shù)據(jù)。時(shí)間測(cè)量電路的構(gòu)成示意圖如圖1所示。

圖1　時(shí)間測(cè)量電路的構(gòu)成示意圖

2　TDC電路的設(shè)計(jì)

TDC模塊采用粗時(shí)間和細(xì)時(shí)間計(jì)數(shù)相結(jié)合的計(jì)算方法。秒以上的時(shí)間計(jì)數(shù)為粗時(shí)間計(jì)數(shù)，秒以下的計(jì)數(shù)精度為細(xì)時(shí)間計(jì)數(shù)。對(duì)于粗時(shí)間的測(cè)量，采用二進(jìn)制計(jì)數(shù)器的方法來(lái)實(shí)現(xiàn)，由時(shí)鐘模塊產(chǎn)生，該測(cè)量方法已經(jīng)比較成熟，計(jì)數(shù)長(zhǎng)度從秒到年，實(shí)現(xiàn)秒、分、時(shí)、日、月和年的計(jì)數(shù)。對(duì)于細(xì)時(shí)間的測(cè)量[2]，4 ns至秒以上的計(jì)數(shù)精度通過(guò)調(diào)用DCM(時(shí)鐘數(shù)字管理模塊)，將系統(tǒng)時(shí)鐘進(jìn)行倍頻提高計(jì)數(shù)頻率；4 ns以下至皮秒以上的精度采用時(shí)間內(nèi)插法進(jìn)行設(shè)計(jì)，并經(jīng)過(guò)格雷碼編碼，在保證計(jì)數(shù)準(zhǔn)確度和精度的同時(shí)，減少了對(duì)FPGA資源的占用率，提高了數(shù)據(jù)處理的效率。對(duì)于倍頻的設(shè)計(jì)，利用Xilinx公司的ISE14.7軟件工具，采用系統(tǒng)時(shí)鐘倍頻的方式，添加帶有倍頻功能的IP核，將Virtex II Pro開(kāi)發(fā)板的系統(tǒng)時(shí)鐘頻率從100 MHz通過(guò)DCM倍頻到250 MHz。為了進(jìn)一步提高細(xì)時(shí)間計(jì)數(shù)的精度，4 ns以下的時(shí)間計(jì)數(shù)采用內(nèi)插法設(shè)計(jì)。時(shí)間內(nèi)插技術(shù)通過(guò)在時(shí)鐘周期T內(nèi)插入多個(gè)延時(shí)單元實(shí)現(xiàn)更高的時(shí)間分辨率[3]。延遲單元的延遲線通過(guò)調(diào)用FPGA中的邏輯單元Slice內(nèi)的原件實(shí)現(xiàn)，通過(guò)半手動(dòng)半自動(dòng)的方式對(duì)底層的原件布局布線進(jìn)行編輯來(lái)實(shí)現(xiàn)，并將細(xì)時(shí)間在最短的時(shí)間鎖存，以提高數(shù)據(jù)的準(zhǔn)確性。內(nèi)插技術(shù)的結(jié)構(gòu)框圖如圖2所示，包括查找表、觸發(fā)器、多路選擇器和進(jìn)位鏈等元件。

圖2　內(nèi)插技術(shù)的結(jié)構(gòu)框圖

3　FIFO數(shù)據(jù)緩存模塊

在FIFO的工作過(guò)程中，數(shù)據(jù)的寫(xiě)入和讀出是按順序進(jìn)行的，一旦給其上電，寫(xiě)讀指針都指向第1個(gè)存儲(chǔ)單元，每當(dāng)收到寫(xiě)讀指令時(shí)，寫(xiě)讀指針都加1，當(dāng)寫(xiě)讀指針指向存儲(chǔ)器最后一個(gè)單元時(shí)，寫(xiě)讀指針又回到初始位置，形成環(huán)形地址[4]。FIFO緩存分為同步和異步等2種，用于解決不同的系統(tǒng)數(shù)據(jù)傳輸速率不匹配的問(wèn)題，本設(shè)計(jì)采用異步FIFO。異步FIFO作為一個(gè)緩沖存儲(chǔ)器，將數(shù)據(jù)在2個(gè)不同的時(shí)鐘間進(jìn)行交換，能夠順序存儲(chǔ)連續(xù)的數(shù)據(jù)，之后按照先進(jìn)先出的原則輸出這些數(shù)據(jù)；因此在雷達(dá)、數(shù)據(jù)通信、圖像處理及多媒體技術(shù)等方面有著很廣泛的應(yīng)用[5]。

本文將FIFO數(shù)據(jù)緩存模塊設(shè)計(jì)分為2類：1)多通道的支路FIFOi的設(shè)計(jì)，用于緩存時(shí)間數(shù)字電路TDC生成的細(xì)時(shí)間數(shù)據(jù)；2)總FIFO的設(shè)計(jì)，用于存儲(chǔ)合并后的粗細(xì)時(shí)間，存儲(chǔ)形成總的TDC數(shù)據(jù)。具體方法是利用Xilinx公司的ISE14.7軟件工具，添加IP核，生成異步FIFO，產(chǎn)生TDC數(shù)據(jù)的多通道FIFOi的緩存模塊以及總FIFO的緩存模塊。TDC產(chǎn)生的時(shí)間-數(shù)字信號(hào)寫(xiě)入到總FIFO時(shí)的數(shù)據(jù)模塊如圖3所示。

圖3　總FIFO的數(shù)據(jù)格式

4　TDC數(shù)據(jù)寫(xiě)入FIFOi通斷控制的設(shè)計(jì)

由于通道FIFOi的寫(xiě)入周期小于TDC模塊產(chǎn)生數(shù)據(jù)的周期，那么在TDC還沒(méi)有產(chǎn)生新數(shù)據(jù)之前，該通道會(huì)不停地讀取原數(shù)據(jù)，造成數(shù)據(jù)的重復(fù)寫(xiě)入。TDC-FIFO通斷控制模塊可以控制TDC所產(chǎn)生的數(shù)據(jù)不會(huì)重復(fù)地寫(xiě)入通道FIFOi。通斷控制模塊的設(shè)計(jì)原理是利用數(shù)據(jù)比較器，對(duì)通道內(nèi)的數(shù)據(jù)和TDC模塊產(chǎn)生的數(shù)據(jù)進(jìn)行比較，通過(guò)控制FIFOi的寫(xiě)使能，當(dāng)數(shù)據(jù)相同時(shí)停止寫(xiě)入，否則寫(xiě)入FIFOi有效數(shù)據(jù)。

5　通道控制模塊

支路FIFOi-控制模塊-總FIFO的原理圖如圖4所示。通道控制模塊控制FIFOi的支路數(shù)據(jù)正確地寫(xiě)入總FIFO，每隔1 s向總FIFO中寫(xiě)入1次粗時(shí)間數(shù)據(jù)，當(dāng)有新的細(xì)時(shí)間數(shù)據(jù)產(chǎn)生時(shí)，通道控制模塊控制細(xì)時(shí)間的插入，將細(xì)時(shí)間數(shù)據(jù)寫(xiě)入總FIFO，和粗時(shí)間數(shù)據(jù)進(jìn)行合并，產(chǎn)生40位的時(shí)間數(shù)字?jǐn)?shù)據(jù)。利用FPGA技術(shù)設(shè)計(jì)通道控制模塊的狀態(tài)機(jī)FSM如圖5所示。

圖4　支路FIFOi-控制模塊-總FIFO的原理圖

在圖5中，S0狀態(tài)是指當(dāng)復(fù)位脈沖信號(hào)到來(lái)時(shí)，將電路整個(gè)設(shè)計(jì)系統(tǒng)進(jìn)行復(fù)位；S1狀態(tài)是指當(dāng)TDC模塊沒(méi)有產(chǎn)生細(xì)時(shí)間和粗時(shí)間時(shí)，狀態(tài)機(jī)進(jìn)入空閑等待的狀態(tài)；S2狀態(tài)是指當(dāng)有細(xì)時(shí)間到來(lái)時(shí)，令支路FIFOi的讀使能有效，令總FIFO的寫(xiě)使能有效，將TDC產(chǎn)生的時(shí)間-數(shù)字信號(hào)寫(xiě)入總FIFO緩存中；S3狀態(tài)是指當(dāng)有時(shí)間-數(shù)字信號(hào)的粗時(shí)間數(shù)據(jù)到來(lái)時(shí)，令支路FIFOi的讀使能無(wú)效，停止數(shù)據(jù)從支路FIFOi向總FIFO的寫(xiě)入，令總FIFO的寫(xiě)使能有效，將TDC產(chǎn)生的粗時(shí)間數(shù)據(jù)寫(xiě)入總FIFO。

6　總結(jié)

本文設(shè)計(jì)了一個(gè)基于FPGA技術(shù)的高精度時(shí)間測(cè)量電路系統(tǒng)，提出了TDC的具體設(shè)計(jì)方案和多通道數(shù)據(jù)的組合輸出。解決了多通道傳輸所帶來(lái)的數(shù)據(jù)重復(fù)的問(wèn)題，使整個(gè)系統(tǒng)具有數(shù)據(jù)采集精度高、編程設(shè)計(jì)靈活和傳輸可靠的優(yōu)點(diǎn)。

[1] 范歡歡.基于FPGA的時(shí)間數(shù)字轉(zhuǎn)換電路的若干關(guān)鍵技術(shù)的研究[D]. 合肥：中國(guó)科學(xué)技術(shù)大學(xué)，2015.

[2] 唐海峰，趙建軍，吳光敏，等. 基于FPGA的皮秒計(jì)數(shù)設(shè)計(jì)[J]. 新技術(shù)新工藝，2016(1):40-42.

[3] 張敏. 皮秒分辨率的FPGA-TDC技術(shù)研究[D].西安：西安電子科技大學(xué)，2013.

[4] 李東，趙志凱.一種高性能異步FIFO的設(shè)計(jì)與實(shí)現(xiàn)[J].微電子學(xué)與計(jì)算機(jī)，2010，27(8):145-148.

[5] Elrabaa M E S. A new FIFO for transferring data between two unrelated clock domains[J]. International Journal of Electronics, 2012, 99(8):1063-1074.

*國(guó)家自然科學(xué)基金青年科學(xué)基金資助項(xiàng)目(11103069)

責(zé)任編輯鄭練

Time Measurement Circuit System Design

ZHAO En, ZHAO Jianjun, GAO Xiafang, TANG Haifeng, FANG Zhao

(Kunming University of Science and Technology, Kunming 650500, China)

Study and design a time measurement circuit based on FPGA (Field Programmable Gate Array) technology, its function includes: and use a multi-channel time signal can be converted to digital signals, data cache handling, and the combination of multi-channel data output. Use FPGA technology with Xilinx company Virtex II Pro series chips XC2VP30-FF896, and use coarse time and fine time of phase counting method to calculate the TDC module design. The transmission methods use state machine design method with FIFO pipe to realize the accurate and effective data transmission, solve the multi-channel transmission data brought by the repeated problems. The time measurement circuit system design is with high precision, low cost, application field widely and so on.

TDC, communication protocol, FIFO, state machine

TN 06

A

趙恩(1991-)，女，碩士研究生，主要從事嵌入式系統(tǒng)等方面的研究。

趙建軍

2016-04-28