基于TDS系統的超大型測試向量生成技術研究

石志剛，劉　偉，金　蘭，吉國凡

（北京確安科技股份有限公司，北京100094）

基于TDS系統的超大型測試向量生成技術研究

石志剛，劉偉，金蘭，吉國凡

（北京確安科技股份有限公司，北京100094）

超大型測試向量生成技術是數字電路芯片測試中的難點，對芯片測試效率和產品良率都有較大影響。介紹一種基于TDS向量生成系統的超大型測試向量生成技術。闡述了TDS向量生成系統的體系結構，以某超大型測試向量的生成過程為例，介紹該系統使用模塊化方式生成超大型測試向量的方法，并對具體生成方案進行分析，使用裁剪、壓縮等多種優化手段完成測試向量生成，保證測試向量的簡潔和準確。生成后的向量可以成功載入目標測試系統，極大節省了測試系統資源。通過該方法，實現了超大型測試向量的高效生成，極大地減小了測試向量的體積，提高了工程量產測試效率。

芯片測試系統；系統架構；向量生成；優化；壓縮；模塊化

1　引　言

隨著半導體工藝技術的發展，集成電路技術和性能有了飛速提高，對數字集成電路的測試提出了更高要求，尤其是芯片的功能測試。因此，測試向量（Test Vector）的準確高效生成成為了整個功能測試能否順利進行的關鍵［1］。

測試向量是對芯片一系列邏輯功能的輸入輸出狀態的描述，包含了輸入激勵和預期存儲響應真值表，通過輸出是否達到預期判斷芯片功能是否正常［2］。目前主要有兩種生成方式：手動生成和自動生成。手動生成是根據客戶提供的時序圖等信息，按照測試系統規定的格式進行文本編寫。隨著芯片功能的增強，深度上千萬行的超大型測試向量不斷出現，手動生成的方法已無法滿足要求，因此需要使用合適的測試向量生成軟件，實現從EDA工具仿真波形圖到測試向量的直接轉換［3－4］。

TDS（Test Development Series）系統是TSSI公司基于Linux操作系統開發的一套專業測試向量生成軟件，可實現EDA仿真結果與測試向量生成的無縫對接，能夠為大型測試向量的高效準確生成提供完整的解決方案。但即使使用專業的向量生成工具，對于一些更大型的向量，仍需要針對具體情況進行特殊處理，才能生成合適的測試向量。

2　TDS系統結構

TDS系統采用模塊化設計，整體分為輸入、轉換、輸出三個部分，其基本系統框架如圖1所示。

圖1　TDS測試向量生成系統框圖

輸入部分將EDA仿真工具生成的波形文件，通過相應的輸入模塊導入TDS系統，生成包含各信號管腳和波形信息的SEF文件。

轉換部分通過各種條件（condition）模塊對導入的SEF文件進行操作以符合測試需求。SEF文件在進行裁剪、邊緣對齊、去除尖峰、分割等操作后通過環化運算將輸入部分讀入的波形文件劃分時序，生成包含時序信息的WDB文件［5］。

輸出部分通過輸出模塊得到文本格式的測試向量文件，可以直接導入到對應的測試程序中使用。測試向量文件可以利用UltraEdit等文本編輯軟件稍加修改后轉換為測試系統可識別的格式。

雖然TDS系統提供了完整的向量生成解決方案，但超大型測試向量的生成仍是難點，需要兼顧TDS系統服務器硬件、測試系統硬件、普通計算機硬件、測試程序以及生產效率等各個方面因素，才能在生成準確的測試向量前提下保證芯片測試效率。下面以某超大型測試向量的生成過程為實例對其中的難點進行介紹。

3　超大型測試向量生成

以實際生產中的一個具體文件為例，介紹超大型測試向量的生成過程。此文件的輸入部分為EDA仿真工具生成的EVCD格式文件，該文件總大

對應生成的測試向量文本文件大小為：

文件體積≈向量深度×每條向量字符數≈3．125×107×50≈1．5G

如果不進行任何處理，即使順利生成，在普通計算機上進行文字編輯工作也較為困難。

測試中使用的目標測試系統為J750，在該測試系統中，向量存儲器分為兩部分，其中LVM（Large Vector Memory）資源可存儲向量深度為16M的單一語句或單一循環語句，SVM（Small Vector Memory）資源用于存儲跳轉等獨立循環結構共1024個。如果不對測試向量進行壓縮，測試向量將無法載入測試系統中。因此需要對其進行優化，使其能夠順利應用于芯片測試當中。

3．1文件分段處理

在使用Verilog in模塊將EVCD文件導入TDS系統后，得到不包含時序關系的SEF文件。通過上述分析可知，在測試向量生成時必須進行壓縮。TDS系統的壓縮功能統一位于輸出部分。若不進行任何處理，在輸出部分壓縮過程進行時會出現如圖2所示情況，TDS系統由于服務器硬件內存不足導致轉換終止。

因此需要將讀入的SEF文件分割為兩個較小的部分分別進行處理，目的是使這樣兩個較小測試向量分別能在TDS服務器的內存處理能力內完成生成。在TDS系統中選擇Cut Condition操作模塊，可以根據測試向量的運行時間對向量進行分割。通過此方法將長度為1．25S的測試向量分為1S和0．25S兩個較小向量，二者都可以在計算機硬件的處理能力下順利生成。該轉換模塊控制條件如圖3所示。

在分割過程中需要尋找測試向量中的各管腳信號穩定部分，用以保證兩個較小測試向量在連接時不會出現任何問題。在本例中，測試向量內部包含3mS的等待區域，只要從此處分割就能保證向量的完整準確。

3．2邊沿對齊

在正常測試中，測試向量的生成目標是時序信息的簡潔準確，但是由EDA工具仿真生成的文件，各管腳在時序上可能存在沒有完全同步的情況，若小為1．6G。文件主要包含一條長度約1．25秒、運行頻率25MHz、共31個管腳的波形信息。若全部展開測試向量深度為：不進行處理，將會在之后進行的環化生成時序文件過程中生成多組復雜時序，這些多余的時序不僅會造成后續向量生成的困難，更可能因此增加向量深度。

Align Condition模塊可用于信號邊沿對齊，如圖4所示。

圖2　服務器內存不足導致向量生成中斷

圖3　Cut Condition模塊配置

圖4　Align Condition模塊配置

TDS系統提供了兩種對齊方式：與特定信號管腳對齊和與固定時間對齊。對于不同芯片需要根據具體情況選擇不同的對齊方法。若選擇與特定信號管腳對齊，一般可以選擇時鐘信號，此方法適合于時序較復雜、具有不同時鐘信號的波形文件，但該方法可能會由于時鐘信號本身的偏差導致最后環化時生成復雜測試向量［6］。由于本例中僅有一個時鐘信號，因此選擇與固定時間對齊方式進行。所有信號管腳（包括時鐘信號）邊沿全部與半周期時間對齊，最后僅生成單一時序。如圖5所示。

使用此方法對齊后每個周期內的時序關系將更加簡單明了，可以為后續模塊簡化時序文件提供條件［7］。

圖5　生成測試向量的時序

3．3文件壓縮與優化

邊沿對齊完成后，通過WAT（Waveform AnalysisTool）模塊利用指定周期對SEF文件中的波形進行劃分，得到每一周期的時序圖，歸納所有周期的時序圖，生成時序文件。再使用Sequencematch模塊，將時序文件與SEF文件本身結合，通過環化算法對波形圖依據周期進行劃分，生成包含時序信息的WDB文件。將此文件導入到對應測試系統的輸出模塊（Wave Bridge）中，即可獲得需要的測試向量文件。

如前文所述，在本例中必須要在生成測試向量文件時進行壓縮。若不進行壓縮，J750測試系統的LVM資源不足，若進行自動壓縮，大量的循環結構會由于SVM資源不足而無法載入測試系統。因此需要對輸出模塊的輸出格式進行控制，同時兼顧LVM和SVM資源的使用［8］。

TCL（Test Control Language）語言是TDS系統向量生成過程中使用的語言，用戶可以通過TDS系統中預留的各接口使用自定義的TCL文件對轉換過程進行控制，對輸出的測試向量進行優化。

在這里需要采用TCL語言進一步優化輸出格式，復寫系統自帶的壓縮程序。本例中定義的TCL文件如下：

Testcontrol J750

Ate

PatternCompression＝yes；

SubroutineCompression＝false；

LoopCompression＝false；

End ate；

End testcontrol

根據TCL文件的定義，TDS系統在壓縮過程中會保留測試向量中所有的單行重復內容，去掉了所有循環結構。經過此方法優化，再將切割后的兩個較小文件手動拼接起來，最終得到大小為16M的ATP格式文件，載入J750測試系統后僅占用1M的LVM資源，不占用任何SVM資源。最終完成的整個方案如圖6所示。

圖6　完整解決方案模塊化視圖

經過一系列優化，可以得到高效簡潔的測試向量，進一步即可在windows系統下順利進行文本編輯而不必限于計算機性能的限制，在正式的生產測試中也可以有效減小載入時間，提高測試效率。

4　結束語

以一種超大型測試向量的生成為例，首先對TDS測試向量生成系統進行了介紹，其次對該測試向量的生成進行了研究，經過切割、邊沿對齊、自定義壓縮等技巧，不斷優化條件，減小文件體積，完成整個超大型測試向量的生成工作，使其應用于芯片測試成為可能。利用TDS系統可以有效地加快向量生成的效率，極大縮短測試程序的開發周期。同時提高工程量產的測試效率。

［1］陳輝．ATE測試向量轉換方法研究［D］．廣東：華南理工大學，2010．Chen Hui．Research on ATE Test Vector Transformation Method［D］．Guangdong：South China University of Technology，2010．

［2］時萬春．現代集成電路測試技術［M］．北京：化學工業出版社，2005．Shi Wanchun．Modern Integrated Circuit Testing Technology［M］．Beijing：Chemical Industry Press，2005．

［3］宋尚升．集成電路測試原理和向量生成方法分析［J］．現代電子技術，2014，37（6）：122－128．Song Shangsheng．Analysis of IC test principle and vector generation method［J］．Modern Electronics Technique，2014，37（6）：122－128．

［4］胡勇，李軒冕，賀志榮．單片機測試向量生成技術研究［J］．計算機與數字工程，2010，38（9）：90－93．HuYong，LiXuanmian，HeZhirong．TestPattern Generating Technology Research for Microcontroler［J］．Computer＆Digital Engineering，2010，38（9）：90－93．

［5］陳輝，姚若河，王曉晗．一種ATE測試向量時序優化算法［J］．微電子學，2011，42（2）：310－314．Chen Hui，Yao Ruohe，Wang Xiaohan．An Algorithm for Optimizing Timing of Test Vector in ATE［J］．Microelectronics，2011，42（2）：310－314．

［6］吳明行，韓銀和，胡瑜．測試向量的周期化關鍵技術研究與實現［J］．計算機工程，2006，32（22）：246－249．Wu Mingxing，Hanyin，Huyu．Research and Implementation of Key Technologies in Test Vector Cyclization［J］．Computer Engineering，2006，32（22）：246－249．

［7］牛道恒，王紅，楊士元．時序電路測試向量融合算法［J］．計算機輔助設計與圖形學學報，2010，22（2）：247－255．Niu Daoheng，Wang Hong，Yang Shiyuan．Test Pattern Merging Algorithms for Sequential Circuits［J］．Journal of Computer Aided Design＆Computer Graphics，2010，22（2）：247－255．

［8］王小強，王曉晗．Perl語言在測試向量生成中的應用［J］．計量與測試技術，2012，30（S1）：144－146．Wang Xiaoqiang，Wang Xiaohan．Application of Perl Language in the Generation of Testing Vectors［J］．Metrology＆Measurement Technique，2012，30（S1）：144－146．?

Research of Ultra－large Size Test Vector Generation Based on TDS System

Shi Zhigang，Liu Wei，Jin Lan，Ji Guofan
（Beijing Chipadvanced Co．，Ltd．，Beijing 100094，China）

The generation technology of the ultra－large size test vector is a difficult point in the test of digital circuit chip，which has a great influence on the test efficiency and the yield．In this paper，an ultra－large size test vector generation technique based on TDS system is introduced．It describes the structure of test vector generation system，takes the generation process of an ultra－large size test vector as an example，introduces the method of generating an ultra－large size test vector with system modularization，and carries on the analysis to the main module．Using cutting，compression and other methods of optimization to complete the test vector generation，ensure that the generated test vector is simple and accurate．Through this method，we can achieve high efficiently conversion of the ultra－large size test vector，which greatly reduces the size of the test vector and improves the efficiency of mass production test．

Chip Testing System；System Architecture；Vector Generation；Optimization；Compress；Modularization

10．3969／j．issn．1002－2279．2016．05．005

TN47

B

1002－2279（2016）05－0017－04

石志剛（1983－），男，北京人，工程師，碩士研究生，主研方向：集成電路測試。

2016－04－18