用于電荷域流水線ADC的1.5位子級電路

黃嵩人，陳珍海,，張 鴻，李 雪，錢宏文，于宗光,

(1. 西安電子科技大學(xué) 微電子學(xué)院，陜西 西安 710071; 2. 中國電子科技集團公司第五十八研究所，江蘇 無錫市 214035; 3. 西安交通大學(xué) 電信學(xué)院，陜西 西安 710049)

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用于電荷域流水線ADC的1.5位子級電路

黃嵩人1，陳珍海1,2，張 鴻3，李 雪3，錢宏文2，于宗光1,2

(1. 西安電子科技大學(xué) 微電子學(xué)院，陜西 西安 710071; 2. 中國電子科技集團公司第五十八研究所，江蘇 無錫市 214035; 3. 西安交通大學(xué) 電信學(xué)院，陜西 西安 710049)

針對高速高精度模數(shù)轉(zhuǎn)換器的性能依賴于高增益帶寬積運放而導(dǎo)致較大功耗的問題，提出了一種基于斗鏈?zhǔn)诫姾善骷碾姾捎蛄魉€1.5位子級電路．該子級電路使用增強型電荷傳輸電路來實現(xiàn)電荷傳輸和余量電荷計算，去除了傳統(tǒng)流水線模數(shù)轉(zhuǎn)換器中的高性能運放，可大大降低模數(shù)轉(zhuǎn)換器的功耗．基于所提出的1.5位子級電路，在 0.18 μm CMOS工藝條件下，設(shè)計了一款10位、250 MS/s 電荷域流水線模數(shù)轉(zhuǎn)換器．測試結(jié)果表明，該模數(shù)轉(zhuǎn)換器樣片在全速采樣時對于 9.9 MHz 正弦輸入信號轉(zhuǎn)換得到的無雜散動態(tài)范圍為 644 dB，信噪失真比為 56.9 dB，而功耗為 45 mW．

流水線模數(shù)轉(zhuǎn)換器;流水線子級電路;電荷域

流水線模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter， ADC)廣泛應(yīng)用于中高精度和高速采樣的應(yīng)用領(lǐng)域．隨著互補金屬氧化物半導(dǎo)體(Complementary Metal Oxide Semiconductor， CMOS)工藝和設(shè)計技術(shù)的不斷進步，已報道的流水線ADC性能不斷提高．通過采用各類新穎的設(shè)計技術(shù)，基于傳統(tǒng)開關(guān)電容技術(shù)的流水線ADC已經(jīng)可以達到16位 160 MS/s 以上[1-2]，但是其性能嚴(yán)重依賴于所使用的高增益帶寬積的運算跨導(dǎo)放大器，從而導(dǎo)致ADC的功耗極大．為降低高速、高精度ADC的功耗，近年來已有許多針對性的解決方法被提出并驗證．其中典型技術(shù)是數(shù)字校準(zhǔn)輔助的開關(guān)電容技術(shù)[3-7]和基于比較器或過零檢測器的開關(guān)電容技術(shù)[8-9]．前者的思路是降低流水線子級中的運放設(shè)計要求，從而降低功耗，再采用數(shù)字校準(zhǔn)電路來糾正低性能運放所引起的誤差．然而，數(shù)字校準(zhǔn)算法增加了電路設(shè)計復(fù)雜度，并且大規(guī)模數(shù)字邏輯增大了ADC的動態(tài)功耗．后一種方法的思路是采用比較器代替運放，可顯著降低功耗，然而這種ADC中比較器參考電平上的噪聲限制了該技術(shù)所能實現(xiàn)的ADC動態(tài)范圍．

基于斗鏈?zhǔn)诫姾善骷?Bucket Brigade Devices， BBD)的電荷域ADC是一種無運放的流水線ADC實現(xiàn)技術(shù)[10]，借助現(xiàn)代先進的CMOS工藝可設(shè)計出超低功耗的高速流水線ADC[11]．這種流水線ADC在整個流水線A/D轉(zhuǎn)換通路中沒有高性能的運算放大器，從而可極大降低功耗．筆者提出了一種適用于普通CMOS工藝的BBD型的電荷域1.5位子級電路，并給出了詳細(xì)的原理分析和設(shè)計過程．基于所提出的1.5位電荷式子級電路，完成了一款低功耗10位 250 MS/s 電荷域流水線ADC的設(shè)計、流片和測試驗證．

1 BBD電荷傳輸原理

最基本金屬氧化物半導(dǎo)體(Metal Oxide Semiconductor，MOS)BBD電荷傳輸電路結(jié)構(gòu)如圖1所示．BBD僅受Φ1和Φ2兩相不交疊時鐘控制，包含采樣相和傳輸相．圖1中，固定的直流電平包括VG、VP1、VP2和VL，時變信號為輸入信號Vin．在t1時刻前，Φ1為高電平，采樣開關(guān)T1、復(fù)位開關(guān)T3和T4導(dǎo)通，傳遞開關(guān)T2導(dǎo)通．MS的源端(S點)和漏端(D點)被分別復(fù)位為VP1和VP2，并且均大于柵閾電壓 VG- VT(VT為MS的閾值電壓)，因此傳輸管MS關(guān)斷．在t1時刻瞬間，開關(guān)Φ2打開，S點和D點電壓保持前一時刻電壓不變．隨著B點的電壓迅速降至低點平電壓VL，采樣電容CS的S端也迅速降低．在t2時刻，S點的電壓降至 VG- VT，此時，采樣開關(guān)MS導(dǎo)通，電流從D端流向S端，電子從S端漂移到D端，D點電壓從VP2逐漸降低．在t3時刻，S點的電壓剛好上升到 VG- VT，MS再次關(guān)斷，電路中沒有電流傳遞，電荷傳輸過程結(jié)束．

上述電荷傳輸過程中，VS向S的截止電壓VG-VT逼近的速度和精度直接決定了圖1(a)所示電路的電荷傳輸速度和精度，然而由于各種非理想特性的存在，上述逼近過程的速度和精度均無法滿足高速高精度ADC的性能需求．通過在MS的柵源之間增加一個增益為A的運算放大器，可將MOS BBD電荷傳輸速度和精度提高至原來的A倍[11]，如圖1(b)所示．該電路被稱為增強型電荷傳輸(Boosted Charge Transfer， BCT)電路，放大器的正端接參考電壓VR，負(fù)端接MS的源端，S的柵極不再由固定電壓控制，而是和電荷傳輸過程中VS直接相關(guān)，電荷傳輸結(jié)束時VS所逼近的電壓為運放‘虛短’電壓VR．

圖1 BBD及BCT電荷傳輸結(jié)構(gòu)及工作波形

由上述討論可知，當(dāng)輸入電壓不同時，D端的電壓波形會呈現(xiàn)不同的下降趨勢，如圖1(b)所示的D端電壓波形．若輸入的電荷量小，則D端電壓下降就少，如VD2；若輸入電荷量多，則下降得多，如VD1．因此，t3到t4的電壓波形與基準(zhǔn)電壓進行比較，即可區(qū)分電壓的大小，實現(xiàn)模/數(shù)轉(zhuǎn)換(Analog to Digital，A/D)功能．連續(xù)的BCT單元模塊在兩相不交疊時鐘控制下，級聯(lián)成流水線，即可形成流水線ADC．

2 電荷域1.5位流水線子級電路

2.1 基本電荷域1位流水線子級電路實現(xiàn)

圖2所示為電荷域1位流水線子級電路的實現(xiàn)，其在圖1(b)中BCT電荷傳輸結(jié)構(gòu)的基礎(chǔ)上，在D端增加一個電容C2和比較器Comp，并在C2的另外一端和比較器的輸出端之間增加一個Vdac多路復(fù)用器(MUX)電路，即可實現(xiàn)最基本的電荷域1位流水線子級電路．電路工作控制時鐘在兩項不交疊時鐘的基礎(chǔ)上增加了一個相位Φ1d，用于控制T4; 另外，比較器Comp的工作受時鐘Φ2控制，VdacMUX電路受時鐘Φ1控制．

圖2 1位流水線子級電路結(jié)構(gòu)

當(dāng)時鐘Φ1相有效時，子級電路的BCT的S端進行復(fù)位，T5將電容C1下端連接到VL，同時VdacMUX根據(jù)比較器在前個Φ2相的結(jié)果對電容C2進行充電，并耦合改變D端的電荷量，并將改變的電荷量傳輸給下一級電路; 當(dāng)Φ1d相有效時，D端進行復(fù)位; 當(dāng)Φ2相有效時，本級BCT電路導(dǎo)通，D端開始接收S端所傳輸過來的電荷量，同時比較器將D端和Vref信號進行比較，得到本級量化輸出; 此時，1位流水線子級電路完成整個工作時鐘周期的工作過程．

由于1位流水線子級電路沒有任何誤差冗余，為克服比較器失調(diào)等非理想因素影響，通常多采用1.5位流水線子級電路．在圖2所示的電路基礎(chǔ)上，采用兩個比較器和兩個電荷加減電容即可得到單端形式的電荷域1.5位子級電路．

2.2 電荷域1.5位流水線子級電路實現(xiàn)

圖3為文中設(shè)計的全差分結(jié)構(gòu)電荷域1.5位流水線子級電路的結(jié)構(gòu)．與每級1位不同的是，1.5位子級的子ADC中包含了兩個比較器COMP1和COMP2，用于實現(xiàn)A/D的轉(zhuǎn)換．第1個虛線框?qū)崿F(xiàn)A/D轉(zhuǎn)換的功能．比較器COMP1和COMP2對差動兩端接收到的電荷量進行A/D轉(zhuǎn)換，在控制信號VC1控制下，鎖存器LOCK(L1p)和LOCK(L2n)對比較器的輸出結(jié)果b1和b0進行鎖存．第2個虛線框?qū)崿F(xiàn)數(shù)/模轉(zhuǎn)換(Digital-to-Analog，D/A)的功能，反相器I1/2p、I1/2n以及與非門G1/2p、G1/2n在控制信號VC2的控制下，根據(jù)鎖存器的結(jié)果控制電容C11/2p和C11/2n的下極板所接的參考電壓，以實現(xiàn)電荷的加減．

圖3 電荷式1.5位每級子級結(jié)構(gòu)

當(dāng)Φ2為高電平時，本級BBD開始工作，電容C1p和C1n的下極板都接到參考高電平電壓VH上，上一級的輸出電荷將傳遞到本級的電容上．此時，控制信號VC2為低電平，迫使電容C11/2p和C11/2n的下極板也接到高電平參考電壓VHR上，即在電荷接收階段，6個電容的下極板全都接到高電平上．在電荷接收即將結(jié)束時，輸入的差動電荷在差動兩端出現(xiàn)一個電壓差值．比較器COMP1和COMP2比較差動電壓，并在VC1為高時，控制鎖存器鎖存輸出本級的數(shù)字結(jié)果b1和b0．當(dāng)Φ2為低電平時，電容C1p和C1n的下極板都接到低電壓VL上，迫使差動通路兩端V1p和V1n的電壓都拉低，以使本級的電荷傳遞到下一級．當(dāng)VC2為高電平時，與非門G1/2p、G1/2n接收比較器的輸出結(jié)果，控制電容C11/2p和C11/2n的下極板分別接到VHR或VHL，實現(xiàn)電荷的加減．

當(dāng)Φ2為高電平時，設(shè)差動兩端接收到的輸入電荷分別為QINP和QINN，則接收到的電荷量為

因為C1p=C1n=C1， C11p=C12p=C11n=C12n=Cstage，所以，差動兩端接收到的差模電荷量為

當(dāng)Φ2為低電平時，比較器輸出結(jié)果設(shè)為b1b0=00/01/11．此時，差動兩端傳遞出的電荷量分別為

其中，ΔVR=VL-VH；QT為一個電荷常數(shù)，與下一級BBD的關(guān)斷點電壓以及BBD的復(fù)位電壓等因素有關(guān)．當(dāng) C1p= C1n= C1， C11p= C12p= C11n= C12n= Cstage時，可得到本級傳出的差動電荷的量為

再令ΔVRC11p/n=ΔVRC12p/n=Qstage，Qstage表示本級參考電荷量，則傳輸關(guān)系可表示為

由于b1b0是子ADC中比較器輸出的溫度計碼，所以，可將式(5)表示成分段形式為

由于COMP1/2是電壓比較器，識別的信號是電壓信號．因此，轉(zhuǎn)換到電荷區(qū)間還要再進一步說明．對BBD傳輸本身，傳遞的參考量是電荷，電荷在各個結(jié)點的電容上恢復(fù)成電壓．結(jié)合式(3)可知，輸入差動電荷QIN，diff產(chǎn)生的差動電壓為

其中，CT=2Cstage+C1p/n，是BBD輸出結(jié)點上的總電容．因此，兩個比較器的輸出結(jié)果為

再將式(7)代入式(8)，且令Qref=VRCT，然后代入式(6)，即可得到完整的電荷輸入輸出關(guān)系:

從式(9)可知，電荷式流水線ADC中的比較器等效的判別電荷是由一個基準(zhǔn)電壓以及本級的總電容確定．模擬傳統(tǒng)電壓式1.5位子級相似的余量曲線，可令 VR= VLR- VHR，C1p/n= 2C11p/n= 2C12p/n= 2Cstage，于是可轉(zhuǎn)換為 Qref= 4Qstage．

根據(jù)上述假設(shè)條件，可繪制出電荷式1.5位子級的余量曲線，如圖3(b)所示．由圖3(b)可見，若電荷式1.5位子級的輸入電荷范圍為 -4Qstage～ 4Qstage，則輸出電荷的范圍為 -2Qstage～ 2Qstage．理想情況下，結(jié)點處的寄生電容為零．而實際情況下，結(jié)點處的寄生電容會根據(jù)不同級聯(lián)的流水線子級而變化，于是參考電荷量也隨之而變化．對于電荷式ADC，只要保證比較器所允許的等效失調(diào)電荷在 ±Qref/4 的范圍內(nèi)，即可保證輸出的正確性． 當(dāng)參考電荷量的失調(diào)范圍超出 ±Qref/4 時，則需引入校準(zhǔn)．

3 實驗及測試結(jié)果

基于文中所提出的電荷域1.5位子級電路，被成功運用于一款10位、250 MS/s 電荷域流水線ADC．該ADC采用 0.18 μm CMOS工藝流片，樣片的照片如圖4(a)所示．圖4(a)中芯片下部為Replica控制電路，中間部分為采樣保持電路和8級級聯(lián)的電荷域1.5位子級電路．整個ADC電路中除焊盤(PAD)和靜電放電(ElectroStatic Discharge，ESD)保護電路以外的有源芯片面積為 1.5 mm× 1.3 mm，其中采樣保持和各級子級電路面積為 0.8 mm× 1.3 mm．

圖4 ADC樣品照片及測試結(jié)果

圖4(b)為ADC測試得到的FFT頻譜圖，在 250 MHz 全速采樣條件下，對 9.9 MHz 正弦輸入信號轉(zhuǎn)換得到的無雜散動態(tài)范圍(Spurious Free Dynamic Range，SFDR)為 64.4 dB，信噪比(Signal to Noise Ratio，SNR)為 57.7 dB、信噪失真比(Signal to Noise and Distortion Ratio， SNDR)為 56.9 dB．圖4(c)和(d)為測試得到的ADC線性度曲線，最大微分線性度(Differential NonLinearity，DNL)為 0.5/ -0.5，單位為最低有效位(Least Significant Bit，LSB)，最大積分線性度(Integral NonLinearity，INL)為 0.80/ -0.85 LSB．整個ADC在 1.8 V 電源電壓條件下，除PAD和ESD保護電路以外的功耗僅為 45 mW．表1為所設(shè)計的10位電

表1 10位ADC樣品性能對比

荷域ADC性能和近年來報道的其他結(jié)構(gòu)10位流水線ADC性能對比情況．可以看出，ADC有效位數(shù)(Effective Number Of Bits， ENOB)為 9.2 bit，功耗優(yōu)值(Figure Of Merit，F(xiàn)OM)為 0.31 pJ/step，達先進水平．

4 結(jié) 束 語

文中提出了一種應(yīng)用于電荷域流水線ADC 的1.5位子級電路，通過采用BBD器件避免了高增益帶寬積運算放大器的使用，電荷傳輸BCT電路保證了流水線子級電路的速度和精度．該流水線子級電路成功運用于一款10位 250 MS/s 流水線ADC電路．測試結(jié)果表明，文中所提出的電荷域1.5位子級電路可實現(xiàn)流水線ADC高速、低功耗的應(yīng)用需求．

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(編輯：齊淑娟)

1.5 bit substage circuit for charge domain pipelined ADCs

HUANGSongren1，CHENZhenhai1,2，ZHANGHong3，LIXue3，QIANHongwen2，YUZongguang1,2

(1. School of Microelectronics, Xidian Univ., Xi’an 710071, China; 2. No.58 Research Institute, China Electronic Technology Group Corporation, Wuxi 214035, China; 3. School of Electronics and Information Engineering, Xi’an Jiaotong Univ., Xi’an 710049, China)

A 1.5 bit sub-stage circuit based on bucket-brigade devices (BBD) for high speed charge domain pipelined ADCs is presented to solve the problem that the performances of high-speed, high-resolution ADCs rely on the opamps with large gain-bandwidth production, which results in large power consumption. Charge transfer and residue charge calculation are realized with a boosted charge transfer (BCT) circuit in the proposed 1.5 bit sub-stage, and therefore, the high-performance opamps in traditional pipelined ADCs are eliminated and the power consumption can be reduced remarkably. Based on the proposed 1.5 bit sub-stage circuit, a 10 bit 250 MS/s charge domain pipelined ADC is designed in 0.18 μm CMOS technology. Measurement results under a sampling frequency of 250 MHz and an input sinusoidal frequency of 9.9 MHz show that the ADC achieves a spurious free dynamic range (SFDR) of 64.4 dB and a signal-to-noise-and-distortion ration(SNDR) of 56.9 dB, with power consumption of only 45 mW.

pipelined analog-to-digital converter; pipelined sub-stage circuit; charge domain

2015-05-06

國家自然科學(xué)基金資助項目(61474092)

黃嵩人(1972-)，男，西安電子科技大學(xué)博士研究生，E-mail: diaoyuds@126.com．

10.3969/j.issn.1001-2400.2016.06.029

TN432

A

1001-2400(2016)06-0170-06