支持錯誤檢測的SPI從機模塊的設計與實現

劉曉陽

摘 要

SPI是一種常見的串行總線接口，可將串行信號轉化為并行信號，有效地節約芯片的引腳。本文開發了一種SPI從機模塊，它是Ku頻段相控陣芯片的一部分。其基本結構參照SPI標準設計，在標準的基礎上添加了奇偶校驗與自檢驗功能，使接口具備了在復雜電磁環境下檢測傳輸錯誤的能力。本文使用數字芯片的設計方法，完成了從前端功能設計到后端設計的全部流程，并進行了流片。使用FPGA作為主機對芯片進行了測試，結果符合預期，實現了設計目標。

【關鍵詞】SPI 從機模塊 數字芯片設計

當需要向集成電路芯片并行地傳輸大量信號時，會占用許多芯片引腳；但這些引腳屬于稀缺資源，不能被大量占用。為此，需要在芯片中添加接口模塊，接口使用串行模式接收數據，在內部轉換為并行模式后再傳遞給后端模塊。

SPI（Serial Peripheral Interface）是Motorola提出的一種同步串行外設接口[1]，允許主機與外部設備進行串行、同步以及全雙工的通信；它包括主機模塊和從機模塊。SPI使用四條信號線，分別是串行時鐘（SCLK）、主機輸出/從機輸入（MOSI）、主機輸入/從機輸出（MISO）以及使能信號（SS），若是需要控制多個從機只需要增加相應的使能信號線。SPI能節約大量的引腳資源，因此被運用于各種芯片當中。

本文研究開發了一種SPI從機模塊，它是某雷達芯片的一部分。該芯片需要同時輸入44路控制信號，若使用并行輸入，需要44個對外引腳，這會使芯片面積大幅增大，增加成本。本文將主機控制信號串行地輸入芯片，通過SPI轉換成并行信號，再傳輸給芯片的后端模塊。根據應用環境的需要，以SPI標準為基礎，本文增加了自檢驗與奇偶校驗兩種糾錯模式，使芯片具備了在復雜電磁環境中進行錯誤檢測的能力。

1 SPI從機模塊整體結構

標準SPI從機模塊一般包括循環移位寄存器與相關控制電路。為了支持奇偶校驗與自檢驗的功能，本文設計的SPI從機模塊增加了自檢驗模塊、奇偶校驗模塊以及模式判斷模塊，整體結構如圖1所示。

1.1 循環移位寄存器

這是是本設計的核心部分。SPI的主機與從機分別有一個循環移位寄存器，首尾相連，由同步時鐘驅動。每個時鐘周期，主機移位寄存器末尾的數據位通過MOSI進入從機移位寄存器的隊首，相應的從機移位寄存器末尾的數據通過MISO進入主機移位寄存器的隊首，這樣就實現了串行、同步、全雙工的通信。

1.2 輸出寄存器

由主機傳遞至從機的數據要求在穩定之后并行讀取，本設計在移位寄存器后添加了一個相同寬度的輸出寄存器，由FINISH信號控制，當檢測到FINISH信號的上升沿時將移位寄存器輸出的數據讀入輸出寄存器。

1.3 模式判斷模塊

用于判斷對本幀數據進行何種檢測。在每幀數據前添加了3位模式判斷位，模式判斷模塊讀取前3位數據并進行判斷，決定啟動哪種檢測模塊。傳輸數據時，數據與時鐘信號同步傳輸，第1位數據到達時第1個時鐘沿也同時到達，數據進入移位寄存器，模式判斷模塊中計數器開始計數。計數到3后，計數器產生一個信號，將已經進入移位寄存器的3位數據讀入模式判斷模塊中的寄存器，并對數據進行判斷，改變控制信號control的邏輯值，使能不同的模式。

1.4 奇偶校驗模塊

檢測主機至從機的傳輸過程中是否出錯。數據按幀傳輸，每幀44位，要求對每幀數據進行奇偶校驗。每幀數據末尾添加了1位奇偶校驗位，主機根據傳輸的數據位確定校驗位，要求保證44位數據位加1位校驗位共45位數據中‘1的個數為偶數。若模式判斷模塊判定應當進入奇偶校驗模式，則啟動奇偶校驗模塊，將該45位數據讀入奇偶校驗模塊中的寄存器，并判斷其中‘1的個數。若為偶數則認為傳輸中沒有出現錯誤。同時輸出寄存器讀入44位有效數據位至后端模塊。

1.5 自檢驗模塊

檢查內部寄存器是否出現問題。進入自檢驗模式后移位寄存器不再接收主機傳來的數據，改為接收自檢驗模塊產生的一組已知數據。傳輸完成后，自檢驗模塊再讀出移位寄存器內的數據，與已知數據進行比較，若兩者相同說明寄存器工作正常，若有不同之處則說明寄存器出現故障。該模塊接收control信號作為使能，高位有效；即control為“1”時啟動自檢測模塊，進入自檢測模式。若進入自檢驗模式，切換輸入移位寄存器的數據流，改為輸入自檢驗模塊產生的已知數據流。接到主機傳來的FINISH信號后，自檢測模塊讀取移位寄存器中的數據，與已知數據進行比較，判斷是否出現錯誤。

2 SPI接口的前端與后端設計

前端設計指的是模塊邏輯功能的設計，使用硬件設計語言對模塊邏輯功能進行描述，最后仿真驗證。本文使用VHDL進行前端設計，VHDL是IEEE和美國國防部確立的標準硬件描述語言。

后端設計指的是從邏輯功能描述到最終用于流片的設計圖的一系列流程，主要包括綜合、添加約束、布局布線以及設計規則檢查等。幾家著名的EDA軟件公司為這些流程開發出了功能強大的工具軟件。本設計使用Synopsys的Design Compiler進行綜合以及時序約束，使用Cadence的Soc Encounter進行布局布線，最后使用Cadence的Calibre進行DRC（Design Rule Check）以及LVS（Layout Versus Schematics）檢查。

2.1 綜合與約束

綜合指的是將硬件描述語言設計的電路，用芯片制造商提供的基本電路單元庫實現的過程。約束是指給設計的電路添加諸如建立時間、保持時間、Fan out等約束條件。

綜合的第一步是關聯綜合庫，本設計使用的是臺積電的0.18um工藝庫。綜合庫包括了基本電路單元的信息，如邏輯關系、尺寸、時延以及溫度等。接下來讀取設計，并根據設計需要添加相應的約束。最后對設計進行綜合，可以看到原先只有行為級描述的設計被替換為由基本電路單元組成的RTL級設計。除了實現邏輯功能外，電路中還添加了緩沖元件以及驅動元件，用于滿足時序以及驅動的約束。綜合完成后會生成網表，網表是用硬件描述語言描述的關于電路的文件，電路由基本電路單元組成。

2.2 布局布線

綜合后得到了由基本電路單元組成的電路，但是器件的布局以及之間連線的放置仍然沒有確定。對于集成電路來說，由于其器件數量多、尺寸小的特點，布局布線會對其性能產生巨大的影響，甚至會影響到其是否能夠正常工作。我們采用Cadence公司的Soc Encounter來設計集成電路的布局布線。

2.2.1 確定芯片的面積、形狀

一般來說芯片的面積要保證放置器件后其密度不會太大，應當給布線留下一定的空間。本設計將芯片的形狀設定為正方形。

2.2.2 添加電源環

電源環是指環繞芯片的金屬導線，用于給芯片內部的基本電路單元供電，為了承受較大的電流，這些導線往往也比較粗。

2.2.3 布置標準單元

這些標準單元由芯片制造商提供，其高度都被設計為相同的尺寸，因此可以非常整齊的按行排列。標準單元的電源和地分別在上下兩端，因此只需要兩條線路就可以為整行標準單元供電。

2.2.4 預布線并進行時序優化

優化會調整標準單元以及線路的位置，優化可進行多次，直到沒有時序違例后，可以添加時鐘數。添加時鐘數是在芯片內添加一些特殊的延時以及驅動模塊，這些模塊添加在時鐘線路上，使得時序得到進一步的優化。之后再次進行布線以及優化，直到不存在時序違例為止。若是發現無論如何優化都無法消除時序違例，那么就需要返回綜合與約束的步驟，對時序的約束進行調整。

2.2.5 進行布線（NanoRoute）

布線之后進行優化，若沒有違例就可以認為這是最終的布線版本了，之后再進行一些諸如修正金屬密度的操作，布局布線的工作就完成了。

2.3 設計規則檢查

設計規則檢查包括兩項，DRC與LVS。將經過布局布線的設計導入Virtuoso中，使用內嵌其中的Calibre進行設計規則檢查。

DRC（Design Rule Check），即設計規則檢查，這些規則由芯片生產商提供，若設計不滿足這些規則，在制造芯片的時候就會造成錯誤。比較典型的一種DRC錯誤是同層金屬之間的距離過小，在制造的時候可能會導致兩塊金屬連到一起，造成嚴重的問題。相當數量的DRC錯誤是可以在布局布線階段消除的，比如金屬密度等問題，在Soc Encounter中就有修正金屬密度的步驟。

LVS（Layout Versus Schematics）用于驗證版圖與邏輯圖是否匹配。將導入Virtuoso的版圖與Design Compiler生成的網表進行比較，可以看到版圖中的元件與連線是否能與網表中的對應，若是對應無誤，則說明版圖可以滿足最初設計的邏輯功能。

最終的版圖如圖2所示，圖中在核心邏輯模塊周圍加上了PAD，即與外部連接用的壓焊塊，其目的是為了對本設計進行測試。實際芯片如圖3所示，芯片被焊在了PCB上，使用金絲將信號引出進行測試，測試結果符合預期。

3 結語

本文設計的SPI從機接口模塊在流片后進行了測試，使用FPGA作為主機向芯片傳輸了大量不同的數據，涵蓋了設計中的各種情形。測量芯片的輸出信號，完全符合預期，說明邏輯功能正確。此設計實現了串行信號轉并行信號的功能，完成了設計目標。

致謝：本論文工作得到了電子科技大學康凱教授和劉輝華老師的指導和幫助，在此表示衷心的感謝。

參考文獻

[1]Motorola/Freescale/NXP.SPI Block Guide v3.06 [EB/OL].2003.

[2]IEEE.IEEE Standard VHDL Language Reference Manual[S].ISBN 0-7381-3247-0.

[3]Rushton.A[著]，劉雷波，陳英杰[譯].用于邏輯綜合的VHDL（第三版）[M].北京：北京航空航天大學出版社，2014.

[4]Bhatnagar.H[著]，張文俊[譯].高級ASIC芯片綜合[M].北京：清華大學出版社，2007.

作者單位

電子科技大學英才實驗學院 四川省成都市 611731