優化芯片面積的標準單元庫改進

王仁平, 魏榕山, 高揚標, 江 浩

(福州大學物理與信息工程學院，福建 福州 350116)

優化芯片面積的標準單元庫改進

王仁平, 魏榕山, 高揚標, 江 浩

(福州大學物理與信息工程學院，福建 福州 350116)

以深亞微CSMCM5324工藝對標準單元建庫流程進行系統研究，確立一個性能好、面積相對較小的C2MOS結構D寄存器，對其進行原理圖設計優化、棍棒圖繪制、版圖設計驗證、單元表征和LEF文件提取等操作.LED驅動控制芯片使用自行改進的C2MOS結構D寄存器，與使用CSMC提供的標準D寄存器相比，整個芯片Core面積減少8.1%，進行MPW驗證，工作正常，性能達到要求.

棍棒圖； 標準單元； 單元表征；Milkyway參考庫

0 引言

圖1 標準單元庫建庫流程Fig.1 Standard cell library process

隨著集成電路技術的迅猛發展，半導體工藝已從深亞微米邁入了納米級別，晶體管層次設計的復雜程度也越來越高，系統級集成電路芯片的規模也已從最初的大規模(LSI)發展為今天的極大規模(GLSI)，因此采用全定制設計數字芯片已不再是切實可行的方法了. 基于標準單元庫法設計專用集成電路技術受到廣泛青睞，它具有自動化程度高、研發周期短、研發成本低、可靠性高等優點，能在最短的研發時間內，保證芯片最大的成功率. 標準單元性能好壞對整個芯片設計的性能、功耗、面積和成品率起著至關重要的作用，而由Foundry提供的標準單元庫有一個共性，即單元面積偏大，時序特性較保守等. 因此部分集成電路設計公司不惜人力、物力和財力去設計擁有一套自己的標準單元庫. 自行開發標準的D寄存器單元流程如圖1所示.

LED驅動控制芯片基于CSMCM5324工藝進行邏輯綜合打平后，Core單元數為342個中就含98個D寄存器，而CSMC提供D寄存器最小面積為15.4μm×36.4μm，如何改進基本D寄存器等標準單元，進一步優化芯片面積，降低芯片成本成為該芯片能否有市場競爭力的關鍵，

1 改進D寄存器的設計及驗證

1.1 D寄存器電路結構選擇

D寄存器的性能通常用建立時間、保持時間、傳播時間和輸入到輸出的延時來衡量, 衡量建立時間假定工作于最壞的工藝、電壓和溫度環境下； 衡量保持時間假定工作于最好的工藝、電壓和溫度環境下. 對于設計D寄存器標準單元，為提高性能，總是盡可能減小建立時間和時鐘到輸出的傳播延時，對于D寄存器，尤其需要工作在時鐘頻率很高環境下.

實現D寄存器結構有多種多樣，基于與門邏輯的傳統主從型D寄存器，其優點避免了門延時產生冒險和競爭，時鐘負載少，缺點是晶體管數目過多，單元面積大.CSMC的D寄存器原理圖如圖2所示，基于傳輸門和多路開關的電路結構，這種結構是最常用的技術，原理清晰，工作穩定，由28個MOS管組成，單元面積較大，最小驅動能力的單元面積為36.4μm×15.4μm，建立時間為3個反相器延時+1個傳輸門延時，傳播時間為2個反相器傳播延時+1個傳輸門延時，輸入到輸出的延時較長.

圖3 C2MOS結構D寄存器原理圖 Fig.3 Schematic diagram for C2MOS structure D register

通過了解各種D寄存器結構的優缺點，綜合考慮面積、穩定性、性能和版圖實現復雜度等因素，決定采用時鐘控制CMOS(C2MOS)結構D寄存器[1]，其原理圖如圖3所示，這種結構僅需22個MOS管，輸入到輸出的延時較短，建立時間為1個反相器延時+1個傳輸門延時，傳播時間為1個反相器傳播延時+1個傳輸門延時，同時版圖實現相對簡單. 但這種結構同時需要正反時鐘，若正反時鐘偏差太大會導致前后級鎖存回路出現短暫導通從而引發競爭，影響電路工作穩定性，因此對于時鐘通路的兩個反相器要根據后面負載情況選擇管子尺寸來減少其傳播延時. 這種結構還存在反相傳導問題，由于兩級之間的傳輸門具有雙向傳導的特性，后級鎖存回路的數據在某些情況下可能會反相傳入前級鎖存回路導致電路工作不穩定，因此在數據鎖存過程中為了前級數據能夠可靠地傳至后級鎖存回路，需要加大主級反相器的邏輯尺寸，減少從級鐘控三態緩沖器的邏輯尺寸，也降低時鐘負載. 這種需適當平衡主從級器件的尺寸以及要根據負載確定時鐘反相器尺寸，在設計時增加了難度.

1.2 D寄存器棍棒圖

為了減少D寄存器單元版圖面積，提高版圖的布圖密度，降低器件的寄生參數，在NMOS和PMOS晶體管布局過程，需仔細排列各輸入端順序，盡可能將相鄰的源-漏搭接并使相應的NMOS和PMOS晶體管的柵連線對準. 在繪制版圖之前，考慮減少版圖繪制過程中重復次數，可先用棍棒圖對復雜庫單元版圖來預估單元內器件的布局[2].C2MOS結構D寄存器由電路結構一致的主從鎖存器組成，其鎖存器原理圖如圖4所示，先對鎖存器采用棍棒圖研究其繪制版圖的策略.

從圖4可知，反相器和三態緩沖器連接電源VDD的PMOS晶體管和連接地GND的NMOS晶體管可使兩個阱中的擴散區不間斷. 右邊反相器從VDD通過PMOS和NMOS接GND，三態緩沖器從VDD通過兩個PMOS串聯后輸出再通過兩個NMOS串聯后接GND，同時三態緩沖器輸出也是傳輸門的輸出和反相器的輸入，其對應的棍棒圖如圖5所示.

圖4 C2MOS中鎖存器原理圖Fig.4 Schematic diagram for C2MOS latch

圖5 C2MOS結構鎖存器棍棒圖Fig.5 Stick diagram for C2MOS structure latch

圖6 C2MOS結構D寄存器棍棒圖Fig.6 Stick diagram for C2MOS structure D register

圖7 C2MOS結構D寄存器版圖Fig.7 Layout for C2MOS structure D register

將主從鎖存器拼接，加入兩個時鐘信號驅動反相器和QN輸出驅動的反相器，最終C2MOS結構D寄存器棍棒圖如圖6所示.

1.3 D寄存器版圖及驗證

作為標準單元，版圖的高度是固定的，寬度可變. 單元的輸入輸出引腳不能隨意放置，必須位于水平和垂直布線的網格上. 要根據標準單元的高度、寬度以及電流密度(決定金屬線寬度)設計縱向和橫向允許金屬走線的數目. 對于D寄存器，時鐘是關鍵信號，要用金屬1布長線，因標準單元高度限制會導致金屬層1水平布線通道不足，參考CSMC標準單元庫中D寄存器版圖時鐘信號連接方式，與NMOS管連接的時鐘信號用多晶硅(poly)線. 當器件擺放好，要根據電路的性能，主從鎖存器中反相器的MOS管要盡量加大其寬度. 當電路版圖確定并通過DRC后，先用CalibreLVS提取出版圖中MOS管尺寸，再修改原理圖中管子尺寸.C2MOS結構D寄存器版圖如圖7所示，面積為22.4μm×15.4μm，僅為CSMC提供相同功能最小D寄存器面積的61.5%. 用CalibrePEX提取出版圖的寄生RC參數后，用Hspice對帶RC寄生參數的完整電路網表進行基于最好、典型和最壞分別進行后仿真，得到電路的實際性能參數, 確認電路功能正確，性能滿足要求，消除了冒險[3].

2 單元表征及抽象視圖生成

2.1 D寄存器單元表征

圖8 NCX單元表征過程Fig.8 NCX cell characterization process

單元表征是一個用模擬仿真器仿真標準單元以提取為邏輯綜合和數字后端設計等工具所能理解的時序、功率、噪聲等信息過程，可采用Synopsys公司NCX工具. 單元表征的標準格式為Libraty，用.lib作為文件的擴展名. 組合邏輯單元只有輸出端才有延時信息，輸出端延時信息相對于輸入端的輸入斜率和輸出端的負載電容變化而變化. 時序單元由時鐘信號驅動，用setup(建立)、hoid(保持)時間、傳播延時及上升、下降時間等來表征[4]. 單元表征需要： ① 上華提供的單元模型(根據最好、典型、最壞情況修改工藝參數)； ② 編寫庫模板和單元模板(根據上華提供的最好、典型、最壞情況單元表征標準庫.lib修改)； ③ 含寄生參數的Hspice網表(用CalibrePEX提取出版圖)； ④ 編寫進行單元表征的命令. 在執行單元表征命令過程中會自動調用Hspice仿真器并通過編寫的單元模板文件自動形成測試內容對D寄存器進行后仿真并提取和填寫表征參數，具體過程如圖8所示. 單元表征時獲得最壞情況下D寄存器的min_pulse_width_low:0.206 480ns,min_pulse_width_high:0.469 250ns.

2.2 D寄存器抽象視圖

因標準單元的完整版圖數據量大，而后端布局布線工具ICCompiler只需最小數據的Milkyway參考庫(含標準單元輪廓、Pin位置和金屬層阻塞等抽象視圖)，因此先用Cadence的AbstractGenerator工具實現完整版圖到Lef格式文件的轉換. 標準單元的LEF文件只對金屬層和pins感興趣，包括：cell類型和尺寸、pins或者terminals的位置和金屬層的阻塞等[5]. 要根據M5324工藝中要求添加布局布線Rulers、通孔和金屬層的定義等，修改之后保存在techfile.cds文件中. 然后進入GUI界面，選擇要操作的目標庫，選中要操作的目標dff，根據它的bin性質為標準單元，移到Core中. 操作流程一共有四步，pinstep、extractstep、abstractstep、verify，即可導出如圖9所示LEF文件.

將D寄存器導出的.lib庫用DesignCompiler工具轉成.db格式，導出的dff.lef用LibraryCompiler工具轉成Milkyway格式的抽象視圖，用自行設計的D寄存器設計LED驅動控制芯片的最終版圖如圖10所示[6].

圖9 導出LEF文件Fig.9 Export LEF file

圖10 LED驅動控制芯片版圖Fig.10 Layout for LED drive control chip

3 結語

在CSMC深亞微米工藝下，對標準單元庫的設計流程進行系統研究和實踐工作，設計一個性能好同時面積相對較小的C2MOS結構D寄存器標準單元.LED驅動控制芯片通過比較使用自行改進的C2MOS結構D寄存器和CSMC提供的標準D寄存器，整個芯片Core面積減少8.1%，進行MPW驗證，工作正常，性能達到要求. 對特定芯片的庫單元進行改進，后續研究還要在以下幾方面進一步努力： ① 在改進庫單元面積時，如何同時對單元功耗進行優化； ② 廠家提供組合邏輯的標準單元均采用互補CMOS邏輯實現，可采用傳輸管、傳輸門邏輯等優化較復雜組合邏輯單元面積； ③ 標準單元庫中各種單元驅動存在量化級別，如何更好體現改進庫單元的驅動能力量化層次等還需進一步深入研究.

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(責任編輯： 洪江星)

Improvement of standard cell library for optimizing chip area

WANGRenping,WEIRongshan,GAOYangbiao,JIANGHao

(CollegeofPhysicsandInformationEngineering,FuzhouUniversity,Fuzhou,Fujian350116,China)

ThispapermakessystematicalresearchonestablishingthestandardcelllibraryprocessbasedonthedeepsubmicronCSMCM5324process.AgoodperformanceDregisterisadopted,relativelysmallersizeoftheC2MOSstructureDregisterandmakesitsschematicdesignoptimization,drawingsticksdiagram,layoutdesignandverification,cellcharacterizationandleffileextractionandsoon.TheLEDdrivercontrolchipmakesuseofselfimprovedC2MOSstructureDregister,comparedtoadoptingthestandardDregisterwhichisprovidedbyCSMC,thewholechipcoreareaisdecreasedby8.1%.BytheMPWverifitation，thechipisworkednormallyandmettheperformancerequirements.

stickdiagram;standardcell;cellcharacterization;Milkywayreferencelibrary

10.7631/issn.1000-2243.2017.01.0098

1000-2243(2017)01-0098-04

2015-10-19

王仁平(1972-)，副教授，主要從事數字集成電路設計方面的研究，rpwang@fzu.edu.cn

國家自然科學基金資助項目(61404030)； 福建省教育廳科技資助項目(JA13039)

TN492

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