一種SATA III的Sigma-Delta小數分頻擴頻時鐘產生器設計

龍 強，田 澤，邵 剛，王 晉

(1.中航工業西安航空計算技術研究所，陜西 西安 710068；2.集成電路與微系統設計航空科技重點實驗室，陜西 西安 710068)

一種SATA III的Sigma-Delta小數分頻擴頻時鐘產生器設計

龍 強1,2，田 澤1,2，邵 剛1,2，王 晉1,2

(1.中航工業西安航空計算技術研究所，陜西 西安 710068；2.集成電路與微系統設計航空科技重點實驗室，陜西 西安 710068)

整數分頻擴頻時鐘產生器具有較大的頻率分辨率，不能滿足SATA III的要求，針對該問題提出了一種SATA III的6 GHz Sigma-Delta小數分頻擴頻時鐘產生器的設計。擴頻時鐘產生器基于65 nm CMOS工藝，采用了數字MASH Sigma-Delta頻率調制技術和一個產生33 kHz的三角波產生器，輸出頻率達到6 GHz，向下擴頻達到5 000 ppm。測試結果表明，在1.2 V的電源電壓下，功耗為48 mW，非擴頻時鐘的峰峰抖動為8 ps，電磁干擾降低了15 dB。 Sigma-Delta小數分頻擴頻時鐘產生器克服了整數分頻器擴頻時鐘產生器的缺點，較好地滿足了SATA III的要求。

擴頻時鐘產生器；Sigma-Delta；SATA III；小數分頻

0 引言

近年來，隨著芯片的工作速度越來越快，數據率也達到了Gbits/s，由此造成了信號路徑中的電壓和電流的高次諧波引入的電磁干擾問題愈發嚴重。作為高速接口電路中的主要的噪聲源，必須采取各種方法降低電磁干擾。傳統的方法主要是通過切斷或者減小電磁干擾的輻射量，但是這種方法高昂的成本不適合深亞微米電路?；陬l率調制技術的擴頻時鐘技術簡單、有效，大大降低了成本?；谇叭说难芯炕A，本文給出了一種創新性Sigma-Delta小數分頻擴頻時鐘產生器的設計，將內部時鐘的中心頻率通過頻率調制，并將功率譜分散到一個較寬的頻率范圍內，提高了擴頻時鐘產生器的頻率分辨率，降低了時鐘抖動和電磁干擾。

1 擴頻時鐘產生器設計

在現代通信系統，如SATA中，廣泛采用高速串行連接方式，并采用擴頻時鐘下擴頻技術減小電磁干擾，保證高頻輻射信號不污染其他電器設備[1]。下擴頻技術如圖1(a)所示，下擴頻將需要的頻率移動到fnormal～(1-δ)fnormal之間，fnormal是SATA III的標準頻率，6 GHz。δ為SATA III中規定的5 000 ppm的調制系數，fm為對應的30～33 kHz的三角波調制頻率。擴頻頻率為：

(1)

如圖1(b)所示，采用擴頻技術，電磁干擾減小了7 dB。

圖1 下擴頻技術原理

擴頻時鐘通過改變內部時鐘的中心頻率，大大減小了電磁干擾，在現代通信系統中獲得了廣泛的應用。基本的擴頻時鐘產生器基于鎖相環架構，包括壓控振蕩器、鑒頻鑒相器、電荷泵、低通濾波器、可編程分頻器和擴頻時鐘調制器。目前主流的擴頻時鐘產生器主要有4種結構。

輸入參考時鐘調制擴頻時鐘產生器[2]通過將三角波產生器調制輸入參考時鐘完成擴頻功能，調制器產生的周期的輸入頻率信號和鎖相環的分頻器的輸出信號作為鑒頻鑒相器的輸入信號，壓控振蕩器將周期性的輸出頻率擴頻到一定的頻率范圍內并分散了輸出信號的能量。但是在SOC應用中，這種方法不能有效處理數字信號處理電路對模擬電路的影響，外部抖動信號降低了擴頻頻譜的性能。

振蕩器控制電壓調制擴頻時鐘產生器[3]通過直接調制壓控振蕩器的控制電壓來達到頻率調制的目的，由于工藝變化，這種方法的擴頻精度受到一定的限制。

輸出相位插值調制擴頻時鐘產生器[4]采用了相位插值器實現擴頻功能。對于傳統的鎖相環來說，壓控振蕩器的輸出頻率為參考頻率的N倍，N為分頻器的分頻比。對于輸出相位插值擴頻時鐘產生器來說，擴頻時鐘調制器控制相位插值器產生輸出相位，壓控振蕩器的輸出頻率為參考頻率的P/(NP+1)倍，其中P為相位的個數。但是由于相位插值器較差的線性度，導致在相位切換過程中擴頻時鐘產生器的精度有所降低，電磁干擾抑制性能下降。

分頻器反饋環路調制擴頻時鐘產生器[5]通過調制分頻器完成擴頻功能，通過擴頻時鐘產生器調制器產生三角波數字信號改變分頻器的分頻比可以輕易地實現頻率調制。這種方法中，模擬電路和數字電路對工藝變化不敏感，可以實現數?；旌想娐返膯纹?，是上述4種方法中最簡單有效的方法，非常適合于SATA III的應用。

2 基于小數分頻鎖相環的擴頻時鐘產生器設計

在SATA III中定義了30～33 kHz的調制頻率和5 000 ppm的調制量[6]，對于6 GHz的頻率來說，整數鎖相環較大的頻率分辨率不能滿足SATA III的頻偏要求，因此必須采用小數分頻鎖相環實現擴頻功能，以滿足SATA III的要求。

2.1 小數分頻鎖相環Sigma-Delta調制器設計

一般來說，小數分頻鎖相環會產生分數雜散，使用Sigma-Delta調制器通過噪聲整形[7]，將量化噪聲推到高頻可以消除分數雜散[8]。本文采用了基于Sigma-Delta小數分頻鎖相環的擴頻時鐘產生器，擴頻時鐘產生器的架構如圖2所示。

圖2 Sigma-Delta小數分頻鎖相環擴頻時鐘產生器

擴頻時鐘產生器包括鑒頻鑒相器、電荷泵、壓控振蕩器、低通濾波器、高速預分頻器、多模分頻器(MMD)、Sigma-Delta調制器和三角波產生器。三角波產生器產生一個30～33 kHz的周期性三角頻率，并控制二階Sigma-Delta調制器，Sigma-Delta調制器輸出一個-1～2隨機整數。通過將Sigma-Delta調制器的輸出轉化成多模分頻器的二進制比特流，多模分頻器的模從118(N-2)變化到121(N+1)，在反饋回路中實現了小數分頻鎖相環的連續頻率調制。擴頻頻率如式(2)所示，其中m=(0,1～38～1,0)，k為Sigma-Delta調制器累加器的比特數，N為多模分頻器的分頻比[9]。

(2)

假如m=38，k=6，N=120，調制量δ為：

(3)

2.2 LC 壓控振蕩器設計

LC壓控振蕩器的電路結構如圖3所示，壓控振蕩器包含1個交叉耦合負阻產生電路、1個恒定gm偏置電流產生電路[10]和PN結可變電容器CVPN。Vcntrl為壓控振蕩器的控制電壓。數字可變電容陣列采用數字控制[11]，保證了工藝變化條件下壓控振蕩器的頻率覆蓋范圍[12]。

圖3 LC壓控振蕩器電路結構

2.3 高速預分頻器設計

由于壓控振蕩器具有較高的震蕩頻率，同時多模分頻器的最高工作頻率較低，因此需采用高速預分頻電路，將振蕩器的震蕩頻率減小一半，高速預分頻電路采用電流模邏輯(CML)電路，高速預分頻電路結構如圖4所示，高速預分頻電路采用2個CMLD鎖存器構成主從觸發器，同時引入負反饋，實現了預分頻電路的除2功能[13]。

圖4 高速預分頻電路

2.4 多模分頻器設計

多模分頻器[14]的電路結構如圖5所示，多模分頻器由n位2/3雙模分頻電路串聯構成，Sigma-Delta調制器產生一個多比特位的字符串控制2/3雙模分頻器，通過調整比特位來改變多模分頻器的分頻比。多模分頻器的分頻比為：

(4)

式中，n=6，分頻比介于118和121之間。

圖5 多模分頻器電路結構

2.5 多級噪聲整形(MASH)Sigma-Delta調制器設計

如果分頻器的模直接由計數器控制，分頻器周期性地開關會導致分頻器周期性地積累誤差，相位誤差通常在分頻器一個固定的分頻比上累積，在下一個分頻比上，相位誤差會逐漸的補償。因此相位誤差顯著地影響低通濾波器的幅度進而導致分數雜散。采用多級噪聲整形(MASH)Sigma-Delta調制器[15]將量化噪聲推到高頻頻率[16]。本文采用的二階MASH Sigma-Delta調制器由2個級聯的二階Sigma-Delta調制器構成，這種調制器是無條件穩定的，可以大大地降低分數雜散。Sigma-Delta調制器采用全數字架構，其架構如圖6所示，包含累加器和寄存器，噪聲傳遞函數為：

N[Z]=f[Z]+(1+Z-1)2qa[Z]。

(5)

圖6 MASH 1-1 Sigma-Delta調制器架構

3 測試結果分析

擴頻時鐘產生器采用SMIC65nmCMOS工藝，其芯片顯微照片如圖7所示。采用數字MASHSigma-Delta頻率調制技術和一個產生33kHz的三角波產生器，輸出頻率達到6GHz，向下擴頻達到5 000ppm。在1.2V的電源電壓下，功耗為48mW，非擴頻時鐘的峰峰抖動為8ps。

圖7 擴頻時鐘產生器芯片顯微照片

本文采用了Sigma-Delta小數分頻擴頻時鐘產生技術,將量化噪聲推到高頻頻率，減小了時鐘抖動，電磁干擾降低了15dB。電磁干擾抑制測試結果如圖8所示。

圖8 電磁干擾抑制

測試結果比較如表1所示，其中擴頻量均為5 000ppm。由表1可知，Sigma-Delta小數分頻擴頻時鐘產生技術采用先進的65nmCMOS工藝，在芯片面積、功耗以及EMI減小方面具有明顯的優勢。

4 結束語

Sigma-Delta小數分頻擴頻時鐘產生器克服了輸入參考時鐘調制擴頻時鐘產生器、振蕩器控制電壓調制擴頻時鐘產生器、輸出相位插值調制擴頻時鐘產生器和分頻器反饋環路調制擴頻時鐘產生器等擴頻時鐘產生器的缺點，并采用MASH Sigma-Delta調制器等創新性技術，克服了自身缺點，各項設計指標完全滿足SATA III對擴頻時鐘的要求，各項測試結果符合SATA III協議要求，對于更高數據率的SerDes具有很強的適應性和兼容性，可廣泛兼容PCIE3.0、SATA3.0等協議。

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龍 強 男，(1979—)，博士，工程師。主要研究方向：射頻集成電路鎖相環以及射頻前端。

田 澤 男，(1967—)，博士，研究員。主要研究方向：VLSI設計、SoC設計方法學、嵌入式微處理器體系結構與VLSI實現和嵌入式應用系統開發。

Design of a SATA III SSCG Based on Sigma-Delta Fraction-N Synthesizer

LONG Qiang1,2,TIAN Ze1,2,SHAO Gang1,2,WANG Jin1,2

(1.AeronauticalComputingTechniqueResearchInstituteofAVIC,Xi’anShaanxi710068,China;2.AeronauticalScienceandTechniqueKeyLaboratoryofIntegrateCircuitandMicro-systemDesign,Xi’anShaanxi710068,China)

Due to larger frequency resolution,integer frequency division spread spectrum clock generating appliances can not meet the requirements of SATA III.In this paper,a 6 GHz Sigma-Delta Fraction-N spread spectrum clock generator(SSCG) for serial AT Attachment Generation 3 (SATA III) is presented.Employing digital MASH Sigma-Delta modulator and 33 kHz triangular profile address generator,the SSCG achieves an output clock of 6 GHz which has an 5 000 ppm down spread spectrum amount.The SSCG is designed based on 65 nm CMOS process.The power dissipation is 48 mW under a 1.2 V supply.The peak-to-peak jitter of non spread spectrum clock is 8 ps.And the EMI reduction is 15 dB with normal frequency spread modulation from 6 GHz to 5.97 GHz.The Sigma-Delta Fraction-N spread spectrum clock generator overcomes the disadvantages of integer frequency division spread spectrum clock generator,satisfying the requirement of SATA III.

SSCG;Sigma-Delta;SATA III;Fraction-N divider

10.3969/j.issn.1003-3106.2017.01.15

龍 強,田 澤,邵 剛,等.一種SATA III的Sigma-Delta小數分頻擴頻時鐘產生器設計[J].無線電工程,2017,47(1):62-66.

2016-10-19

總裝備部預研基金資助項目(9140A08010712HK6101)。

TN792

A

1003-3106(2017)01-0062-05