20GSa/s高速采集模塊設計與實現

胡志臣，劉家瑋，林 桐，儲艷麗

(北京航天測控技術有限公司，北京 100041)

20GSa/s高速采集模塊設計與實現

胡志臣，劉家瑋，林 桐，儲艷麗

(北京航天測控技術有限公司，北京 100041)

現代電子信號測試帶寬已超過吉赫茲，對采樣率達幾十吉赫茲的高速數據采集與存儲提出更高的要求，而現有的模擬數字轉換(ADC)芯片只有幾個吉赫茲的采集速率，不能直接滿足對于超高采樣速率的需求；文中提出了基于多片ADC并行交叉采樣的20GSa/s高速采集與存儲的設計方案，重點介紹了20GSa/s高速交叉采樣的實現方式及誤差來源和誤差校準、交叉采樣需要高速時鐘的相位校準設計及具體校準方式、不同時鐘域下160Gbps高速采集數據存儲等核心技術，利用現有的高速ADC，最終實現了高達20GSa/s的數據采集與實時存儲。

交叉采樣；相位校準；并行處理

0 引言

現代電子信號復雜性、特別是寬帶和非平穩特性的增長極為迅速,以掃頻為主的頻域測試儀器從測量原理上難以滿足寬帶、瞬態信號的實時測試需求[1]。當前，實時測試所需帶寬已高達上吉赫茲，根據香農采樣定理，采樣速率必須高于輸入信號帶寬的兩倍才能保證信息不丟失。目前國內外還沒有單片20GSa/s ADC芯片出售，示波器儀器廠商多選用多片ADC交叉采樣實現采集速率的提升。國外泰克、安捷倫等公司高速交叉采樣等技術研究較早，目前上百吉的采集技術已經比較成熟，Agilent依托其專業IC設計能力，研發專有的集成電路，其研制的Infiniium Z系列示波器具有160GSa/s采樣率[2]，Tektronix也推出了具備高達200GS/s采樣率和70 GHz模擬帶寬的MSO70000SX系列[3]，而國內高速采樣方面成熟技術是5GSa/s，低于國外一個量級。

在單芯片高速ADC微電子技術短時間無法突破的情況下，加強高采樣和數字處理技術研究就成為了能否跟上國際先進水平的關鍵所在，在國內研究和開發高速數據采集模塊，突破高速交叉采樣、高速數字信號處理以及高速時鐘電路設計等關鍵技術具有重要的意義。

1 20GSa/s高速采集總體設計

為解決單片ADC的采樣速率不足的問題，通過采用4片5GSa/s高速ADC進行交叉采樣的方式，實現等效20G的高速采樣。為提高采集數據的有效位數，需要解決ADC芯片之間的偏移、增益以及采樣相位的不一致性等問題，同時針對20G的高速采樣形成的高速數據流的實時存儲也是一個關鍵的技術。20GSa/s高速采集與存儲總體框圖如下圖1所示，由4片5GSa/s高速模數轉換、時鐘網絡、主控芯片、高速存儲器以及電源電路等組成。

圖1 20Sa/s高速采集與存儲總體框圖

在20GSa/s采樣速率下，4片5G采樣率ADC同時對一路信號進行采集；時鐘電路產生ADC采樣所需的2.5GHz時鐘，4片高速ADC 2.5GHz采樣時鐘相位差異均為22.5°，完成時間上的交叉采樣；模擬信號數字化后合成高速數據流經過主控芯片FPGA內部觸發子模塊、數據抽取子模塊等進入存儲管理邏輯，完成采樣波形的高速存儲。供電電路主要為整機各模塊電路提供直流穩壓電源，產生模塊工作所需要的各類直流電壓。

2 核心技術設計與實現

2.1 20GSa/s高速交叉采樣

采用并行交叉采樣實現20GSa/s高速采集，并行時間交叉采樣原理是并列多個ADC，采用時間交織的方法達到更高的采樣速率。并行時間交叉采樣技術運用在ADC芯片外部以實現更高的采樣率，國外專業示波器廠商為了滿足高頻信號分析需要推出的高端示波器的ADC部分也廣泛的采用了并行時間交叉采樣方法，可以讓多片ADC并行采樣實現采樣率的突破，最高實時采樣率已達到40GSa/s。高速交叉采樣技術核心是時鐘相位控制，通過控制多相時鐘發生器送往4個ADC采樣時鐘的相移，4片ADC交替采樣來提高采樣率，完成20GSa/s采樣，如圖2所示。

圖2 4片ADC EV10AQ190交織采樣

交叉采樣技術對高速采集系統指標誤差影響的主要來源于偏移、增益和采樣時鐘相位的不一致性[4]，下面介紹多片ADC交叉采樣時偏移、增益和采樣時鐘相位的不一致性引起的誤差以及誤差修正。

1)偏置和增益不一致引起的誤差與修正。

每片ADC內部都有緩沖、采樣保持以及模擬數字轉換等單元，對輸入信號進行預處理和數字化工作，由于器件內部單元都是有源方式工作，會將器件自身的偏移、增益誤差以及量化誤差引入ADC最終輸出的數字化結果中，在時域上表現有兩種形式：輸入標準0V的信號，輸出數字信號結果對應非零的結果b，即為偏移誤差；輸入標準幅度A的信號，輸出數字信號結果對應非A的結果a，a/A-1即為增益誤差。

從誤差產生的原因分析，偏移和增益誤差均有ADC器件引入，與輸入信號無關，不會隨著輸入信號的改變而改變。可以對系統交叉采樣技術產生的誤差進行校準，首先輸入標準0V的信號，交叉采樣系統中的多片ADC同時采集該信號，對輸出的數字結果進行計算分析，分別得出多片ADC偏置誤差b，控制各ADC內部偏置校準寄存器完成誤差修正，以EV10AQ190A芯片為例，可以支持±40LSB(最低有效位)范圍的誤差修正，完成滿足采集系統需求；其次輸入輸入標準幅度A的信號，對輸出的數字結果進行計算分析，分別得出多片ADC增益誤差a/A-1，類似控制各ADC內部增益校準寄存器完成誤差修正，以EV10AQ190A芯片為例，可以支持±10%范圍的誤差修正。

2)采樣時鐘相位不一致引起的誤差與修正。

多片ADC之間采樣時鐘相位控制不一致，導致采樣的時間非均勻，采樣時鐘相位不一致誤差可分為兩部分：確定性部分為時基誤差，是指采集系統中工作的采樣時鐘信號與理想采樣時鐘信號的時間偏差，主要是由器件的不匹配、時鐘電路的布線、電源信號干擾中的確定分量等因素造成。時域上，時基誤差會產生信號采樣數據的幅值畸變。隨機性部分稱為時基抖動，主要影響采集系統的本底噪聲，并不單純存在于交叉采樣采集系統中，交叉采樣技術重點解決確定性部分時基誤差。

從時基誤差產生的原因分析，采樣時鐘相位不一致僅和時鐘分配芯片和ADC內部的時鐘電路有關系，一旦采樣率確定，這個誤差不會隨著輸入信號的改變而改變。可以利用數字信號處理技術，分析多片ADC在系統輸入的正弦信號下，輸出的數字化結果之間的相位差，與標準的相差差做比較，控制ADC內部校準電路，完成誤差修正，具體方法在2.2相位校準設計中介紹。

2.2 相位校準設計

20GSa/s交叉采樣引入多片ADC，必須進行多路ADC之間時鐘相位校準，ADC內部有時鐘校準電路，設計中關鍵是準確測量各路ADC的相位誤差，即準確求出各路信號的相位，并和一路參考ADC時鐘相位做比較以求出相位誤差，指導邏輯進行自校準。相位自校準技術在高速數字采集設備開機時運行或由用戶指定運行，目的是實現精確的相移控制,其工程設計原理如圖3所示。

圖3 時鐘動態校準原理框圖

理想情況下2.5 GHz采樣時鐘經過移相器的輸出時鐘相位分別為0°、22.5°、45°、67.5°，實際上移相器輸出時鐘相位和理想輸出有一定的偏差，加上布線長短不一致引入的相移偏差，導致實際到達A/D轉換器的相移和期望有一定的偏差，同時輸入信號進入4路A/D轉換器的布線長短不一致也會引入信號的相位差，這樣最終導致合并后的采樣信號中引入較大的雜散，降低了示波器的信噪比，因此，采用動態校準技術修正時鐘相位使示波器整體采樣點間相位誤差在較小的誤差范圍內，考慮到高速A/D轉換器采樣孔徑時間抖動為200fs，示波器總體采樣點間精度控制在300fs。

在開機或人工啟動情況下，FPGA控制開關將A/D轉換器的輸入信號切換到校準信號源上，校準信號源可選擇1.0GHz正弦參考信號，4片A/D轉換器對校準參考信號同時采集，對一定采集長度數據分別進行FFT運算，通過校準參考源的信號頻率和FFT點數從FFT運行結果中找出期望頻率的相位計算值，通過4個計算出的相位值即可知道真正的時鐘相移，如第1片至第4片A/D計算出的相移分別為Phase0，Phase1，Phase2，Phase3，分別減去Phase0，即相移分別變為0，Phase1-Phase0，Phase2-Phase0，Phase3-Phase0，不考慮移相器和信號布線的任何誤差，在輸入信號是1.0GHz，采樣速率是20GSa/s時，Phase1-Phase0應等于18°，Phase2-Phase0應等于36°，Phase3-Phase0應等于54°，實際上，移相器和信號布線引入了誤差，導致Phase1-Phase0應不等于18°，這樣Phase1-Phase0與18°之間的差值即為需要補償的值，將該值寫入移相網絡和AD轉換器的相移控制寄存器。

從時鐘動態校準實現可知，要保證校準精度關鍵取決于FFT的計算精度，需要精確選擇FFT點數。

為選擇合適FFT點數，在滿足示波器校準精度基礎上，盡量減小系統計算復雜度，通過程序仿真確定最佳點數。64點FFT，理論仿真其相位誤差約為0.2°，約444fs；256點FFT，理論仿真其相位誤差為0.03°，約70fs；1024點FFT，理論仿真其相位誤差為0.003°，約7fs；綜合考慮系統時鐘調整精度300fs，FFT點數選擇為256點。

為提高采樣點間的精度，必須提高采樣時鐘電路精度，設計中從兩個方面保證采樣精度，分為粗精度和細精度調整：

1)粗精度——移相網絡精度控制在±10°，即12ps范圍內，降低移相網絡設計難度。

2)細精度調整——利用ADC內部時鐘網絡調整電路，以EV10AQ190A芯片為例，在±15ps范圍內完成步進30fs的精細調整。

2.3 高速采集數據存儲設計

數據存儲需要解決兩個問題，首先是數據存儲帶寬必須滿足示波器在最高的160Gbps數據存儲要求，然后是數據流跨時鐘域處理問題，即ADC產生的高速數據與高速存儲邏輯的同步時鐘分別處于不同時鐘域。

1)存儲帶寬。

盡管FPGA芯片自帶高速的存儲陣列塊，仍不滿足高速示波器的大容量存儲需求。在當前的工業條件下，滿足該要求的存儲器有DDRⅢ，RLDRAMII，QDRSRAM和QDRIISRAM。綜合衡量性能、價格和功耗，DDRⅢ存儲器為該類應用提供了最佳解決方案。鑒于此，高速示波器使用DDRⅢ存儲器件。

高速采集最高取樣率為20GSa/s，分辨率為8比特，存儲帶寬即為160Gbps，采用兩條64比特DIMM存儲卡，可以算出每個管腳的帶寬為1.25Gbps(160Gbps/2/64)，目前的DDRⅢ存儲器件能夠實現這個指標。

可編程邏輯器件連接兩條DDRⅢDIMM存儲卡，每個卡為64比特位寬，工作時鐘為800MHz，按照每個管腳85%的效率計算，帶寬可達174Gbps，滿足系統160Gbps的存儲需要。在FPGA中實現四個DDRⅢ控制器，每個DDRⅢ控制器完成對一個DDRⅢDIMM存儲卡的控制，DDRⅢ控制器內采用半速率方式，即位寬為256比特，這樣內部時鐘速率即為400MHz，可以降低內部邏輯實現的難度。

2)高速數據流跨時鐘域

示波器最高數據量為20GHz×8bit，經過ADC以及FPGA采用LVDS模塊進行4倍數據流展開降速設計，數據流變為最終速率與位寬：312.5MHz×512bit，該數據流同步時鐘來自于ADC的312.5MHz。

高速存儲邏輯DDRII控制器使用的時鐘是400MHz，來自于獨立的時鐘源，該時鐘與ADC的312.5MHz處于不同時鐘域，沒有相關性。

為解決高速存儲時鐘與數據流時鐘不同頻率以及不同時鐘域的問題，在數據進入高速DDRⅢ存儲控制器前，引入FIFO緩沖數據。FIFO輸入數據流為312.5MHz×512bit，輸出數據流設計為400MHz×512bit。

3 結束語

本文基于現有的成熟的5GSa/s的ADC芯片，采用4片ADC交叉采樣結合2.5GHz采樣時鐘移相和校準的方式實現了20GSa/s高速采樣，避免了20GSa/s的ADC研制的復雜技術攻關和高額的費用，該成果在多項課題中得到使用。

[1] 潘卉青. 高速TIADC并行采樣系統綜合校正技術研究[D].成都：電子科技大學, 2010.

[2] 是德科技.InfiniiumZ系列示波器技術資料[Z].

[3] 泰克.DPO70000SX系列產品技術資料[Z].

[4] 曾 浩，王厚軍，葉 芃，等.一種大規模高速并行采樣及校正技術研究[J].計量學報, 2011,32(3):269-274

Design and Implementation of 20GSa/s High-speed Data Acquisition Module

Hu Zhichen, Liu Jiawei, Lin Tong, Chu Yanli

(Beijing Aerospace Measurement & Control Technology Co.,Ltd., Beijing 100041, China)

Testing bandwidth of modern electronic signal has exceeded gigahertz, so the rate of high-speed data acquisition and storage put forward higher requirements. The existing analog to digital conversion (ADC) has only a few gigahertz acquisition rate and cannot meet the requirement of ultra high-speed sampling data acquisition module. The paper uses multi chip ADCs and breaks through a series of key techniques, such as alternating time sampling, clock phase calibration, high speed storage, etc. By using the existing high speed ADC, the data acquisition and real-time storage of up to 20GSa/s are realized.

alternating time sampling; phase calibration; parallel processing

2016-11-16；

2016-12-05。

北京市科技計劃資助項目(D151100001215003)；北京市科技專項資助項目(Z15110000165016)。

胡志臣(1981-)，男，山東威海人，高級工程師，主要從事示波器等高性能儀器的設計與開發。

1671-4598(2017)01-0196-02

10.16526/j.cnki.11-4762/tp.2017.01.055

TP18

A