采用快速建立雙電荷泵技術的擴頻時鐘產生器設計

龍 強，田 澤，王 晉，唐龍飛

(1.中航工業西安航空計算技術研究所，陜西 西安 710068；2.集成電路與微系統設計航空科技重點實驗室，陜西 西安 710068)

采用快速建立雙電荷泵技術的擴頻時鐘產生器設計

龍 強1,2，田 澤1,2，王 晉1,2，唐龍飛1,2

(1.中航工業西安航空計算技術研究所，陜西 西安 710068；2.集成電路與微系統設計航空科技重點實驗室，陜西 西安 710068)

傳統的擴頻時鐘產生器具有較長的建立時間，同時芯片面積較大。針對上述問題，給出了一種采用快速建立雙電荷泵技術的低抖動分數擴頻時鐘產生器(SSCG)的設計。快速建立雙電荷泵技術不但可以減小芯片面積，而且通過控制SSCG建立過程中電荷泵(CP)的工作順序來縮短建立時間。SSCG中的多模分頻器采用差分動態觸發器技術來減小芯片面積，降低功耗和抖動。SSCG采用0.13 μm CMOS工藝制造，3.91 μs的建立時間遠快于采用傳統SSCG技術的8.11 μs，在1.5 GHz 250個周期內隨機抖動和總抖動分別為2.7 psrms和3.3 psrms。EMI減小了10 dB，符合SATA的技術要求。芯片面積為0.3 mm×0.7 mm，功耗為18 mW。測試結果表明，采用快速建立雙電荷泵技術，建立時間大幅度縮短，芯片面積也有了較大的優化。

擴頻時鐘產生器；電荷泵；抖動；SATA；電磁兼容

0 引言

目前，串行ATA(SATA)廣泛應用在外部存儲器件的高速存儲接口中，如藍光磁盤、DVD和CD。在SATA中，電磁干擾(EMI)噪聲是一個必須處理的問題[1]，在SATA中采用擴頻時鐘產生器(SSCG)可以有效地解決EMI噪聲問題。

除了EMI噪聲之外，較大的芯片面積和較長的建立時間仍然是降低傳統SSCG成本必須解決的問題。SSCG抖動表現為VCO抖動和Sigma-Delta調制器的加和。因此，為了滿足SATA對抖動的要求[1]，必須減小鎖相環的環路帶寬，從而造成了傳統的SSCG較大的芯片面積和較長的建立時間[2]。為了減小芯片面積，可以采用以下方法：① 電容倍增技術[3]，這種技術可以同時保證較窄的帶寬和較小的芯片面積，但是建立時間仍然較長[4]；② 高分辨率分數分頻技術[5]，這種技術將調制器量化噪聲推向高頻頻率，因此可以同時實現較寬的帶寬和較小的芯片面積。但是由于高分辨率分數分頻器產生的雜散仍然存在于調制帶寬內，因此這種方法不能有效地減小EMI。

根據SATA協議要求，SATA物理層從中間狀態到激活狀態的喚醒時間必須小于10 μs，SSCG必須在4 μs以內達到建立狀態，但是傳統的SSCG在4 μs以內不能達到建立狀態。當SSCG工作在中間態時，SATA物理層芯片具有較大的功耗，假如SSCG在中間態可以停止工作，則SATA物理層具有較小的功耗，這對于便攜設備，尤其是筆記本來說是一個具有吸引力的解決方案。因此為了降低SATA物理層的功耗，必須將SSCG的建立時間控制在4 μs以內。

因此，在低成本便攜SATA應用領域，在設計SSCG過程中，必須同時兼顧芯片面積、建立時間、功耗、抖動和EMI。

1 快速鎖定電容倍增技術

一個傳統的擴頻時鐘產生器[2]的架構圖如圖1所示。擴頻時鐘產生器基于分數鎖相環技術[6]，包括鑒頻鑒相器[7]、電荷泵[8]、環路濾波器、壓控振蕩器、多模分頻器[5]、可編程計數器、Sigma-Delta調制器[9]和波形產生器。波形產生器產生一個作為擴頻調制信號的三角波，三角波調制分頻比N，從而進一步調制壓控振蕩器的輸出信號FVCO，這種架構可以大幅度的減小EMI噪聲。

圖1 傳統SSCG架構

創新的SSCG系統架構如圖2所示。SSCG由一個三角波產生器和小數分頻鎖相環構成。小數分頻鎖相環由雙電荷泵電容倍增技術和輔助電路構成，輔助電路可以實現鎖相環的快速建立。鑒頻鑒相器將參考時鐘和鎖相環反饋信號進行比較，產生電荷泵的UP信號和DN信號。雙電荷泵包含一個主電荷泵和一個輔助電荷泵，電荷泵接收UP信號和DN信號，UP信號對經過主電荷泵對電容C1充電，電流為IMCP；輔助電荷泵對電容C1放電，電流為IACP，因此對電容C1充電的電流表現為IMCP-IACP，假設IMCP=αIACP，α<1，鑒頻鑒相器到壓控振蕩器的控制電壓的傳輸函數為：

(1)

圖2 創新的SSCG系統架構

環路濾波器的零點為：

(2)

而對于傳統的三階濾波器，零點可以表示為：

(3)

因此，雙電荷泵技術使得電容C1的值為傳統SSCG的電容值的1-α倍。

采用圖2所示的輔助電路可以減小建立時間，輔助電路產生ACP的一個控制信號TS，當TS為低時，ACP工作。SSCG的建立順序如圖3所示。當旁路信號為低時，SSCG開始工作，此時TS為高，ACP仍然處于旁路狀態。在這個過程中，IMCP對電容C1充電，而在傳統的雙電荷泵SSCG中，充電電流為(1-α)IMCP，其中α<1。因此，在建立階段，給出的快速建立雙電荷泵技術的充電速度遠快于傳統的雙電荷泵技術。

圖3 SSCG建立順序

當壓控振蕩器的輸出頻率FVCO達到鎖定頻率時，TS設置為低，ACP開始工作，此時C1的充電電流為(1-α)IMCP，最終SSCG達到鎖定狀態。在傳統的雙電荷泵SSCG中，由于在整個建立時間內，由于C1的充電電流減小，導致建立時間拉長，而本文給出的結構延緩了ACP的啟動時間，在這段時間內充電電流為IMCP，因此減小了建立時間。當ACP不工作的時候，SSCG的衰減因子較小，因此SSCG會發生過沖。如果壓控振蕩器的震蕩頻率大于多模分頻器[9]的最大工作頻率，則多模分頻器失效，SSCG進入失鎖狀態。因此在SSCG中限定VCO的頻率低于多模分頻器的最大工作頻率，在鎖定狀態下環路帶寬保持不變，在不降低抖動特性的情況下減少了建立時間[6]。

2 高速預分頻差分動態觸發器(多模分頻器)

本文給出的SSCG的多模分頻器采用了一個4/5分頻器，分頻器的結構如圖4所示。它包括3個觸發器和2個或非門。傳統的觸發器采用電流驅動、電阻負載的電流模邏輯(CML)[10]。但這種結構具有較大的功耗和較大的面積。如果采用單動態邏輯觸發器(SDL)可以極大地降低功耗，節省面積[11]。但是SDL存在浮動節點，造成輸出信號不穩定，在不穩定信號大于邏輯閾值的情況下，可編程計數器不能正確工作，從而導致了SSCG處于失鎖狀態。

圖4 4/5分頻器

為了克服觸發器的上述缺點，本文的多模分頻器采用了差分動態邏輯觸發器，差分動態邏輯觸發器的電路結構如圖5所示。

圖5 差分動態邏輯觸發器

差分動態邏輯觸發器消除了單動態邏輯觸發器的不穩定，但是速度慢于單動態邏輯觸發器；和CML邏輯相比，差分動態邏輯觸發器在功耗方面具有明顯的優勢。

3 測試結果

SSCG采用SMIC 0.13 μm CMOS工藝，主要由壓控振蕩器、鑒頻鑒相器、低通濾波器、2個電荷泵、多模分頻器、三角波產生器、Sigma-Delta調制器和可編程計數器構成，芯片面積為0.7 mm×0.3 mm，功耗為18 mW。

本文提出的雙電荷泵SSCG電路架構和DDL觸發器減小了SSCG的建立時間，建立時間為3.91 μs，建立時間的測試結果如圖6所示。

圖6 建立時間測試結果

由圖6可知，ACP從啟動到正常工作需要1.5 μs，并在工作狀態產生過沖信號，同時由于保證了壓控振蕩器的輸出頻率低于多模分頻器的最高工作頻率，因此過沖沒有引起SSCG失效。SSCG抖動的測試結果如圖7所示[12]。

圖7 抖動測試結果

雙電荷泵SSCG的輸出頻率為1.5 GHz，總體抖動為3.3 psrms，EMI減小了10 dB。在SATA的高頻測試模式(HFTP)下，SSCG在250個周期內隨機抖動小于2.7 psrms。本文設計與其他設計的指標對比如表1所示。由表1可知，雙電荷泵SSCG在建立時間方面具有明顯的優勢。

表1 測試結果比較

4 結束語

傳統SSCG具有較大的芯片面積和較長的建立時間，其抖動表現為VCO抖動和Sigma-Delta調制器的加和。因此，采用了電容倍增技術和高分辨率分數分頻技術來克服上述問題。在上述方法的基礎上，本文采用雙電荷泵快速建立技術來降低芯片面積和減小建立時間。雙電荷泵技術減小了鎖相環的鎖定時間，在建立時間內，保證了SSCG不會工作在中間狀態；多模分頻器采用差分動態邏輯觸發器，減小了芯片面積，降低了功耗、電磁干擾和芯片的抖動。測試結果表明，采用雙電荷泵技術較小了SSCG的建立時間和芯片面積。

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龍 強 男，(1979—)，博士，工程師。主要研究方向：射頻集成電路鎖相環以及射頻前端。

田 澤 男，(1967—)，博士，研究員。主要研究方向：VLSI設計、SoC設計方法學、嵌入式微處理器體系結構與VLSI實現和嵌入式應用系統開發。

Design of a Low Jitter Fraction-N SSCG Based on Fast-setting Dual Charge Pump Technology

LONG Qiang1,2,TIAN Ze1,2,WANG Jin1,2,TANG Long-fei1,2

(1.AeronauticalComputingTechniqueResearchInstituteofAVIC,Xi’anShaanxi710068,China;2.AeronauticalScienceandTechniqueKeylaboratoryofIntegrateCircuitandMicro-systemDesign,Xi’anShaanxi710068,China)

The traditional spread spectrum clock generating appliances need a long build time and large chip area.To solve this problem,a low jitter fraction-N spread spectrum clock generator (SSCG) which adopts the technology of fast-setting dual charge pump (CP) is presented in this paper.This technology not only reduces a design area but also shortens setting time by controlling the CP operation sequence in an SSCG setting period.A modulus divider using differential dynamic flip-flop in SSCG can reduce the area occupation,power dissipation and jitter.SSCG is fabricated with 0.13 μm CMOS process.The setting time was 3.91 μs,which faster than the conventional SSCG of 8.11 μs.The random jitter and total jitter in 250 cycles at 1.5 GHz is 2.7 psrms and 3.3 psrms,respectively.The EMI decreases 10 dB,meeting the technical requirement of SATA.The area and power dissipation is 0.3 mm *0.7 mm and 18 mW,respectively.Test results demonstrate that this fast-setting dual charge pump technology could shorten setting time and reduce chip area.

SSCG;CP;jitter;SATA;EMI

10.3969/j.issn.1003-3106.2017.03.17

龍 強,田 澤,王 晉,等.采用快速建立雙電荷泵技術的擴頻時鐘產生器設計[J].無線電工程,2017,47(3):66-69.

2016-12-26

總裝備部預研基金資助項目(9140A08010712HK6101)。

TN792

A

1003-3106(2017)03-0066-04