超薄埋氧層厚度對FDSOI器件短溝道效應影響

譚思昊, 李昱東, 徐燁峰, 閆 江

( 1. 中國科學院 微電子研究所，北京 100029； 2. 微電子器件與集成技術重點實驗室，北京 100029 )

超薄埋氧層厚度對FDSOI器件短溝道效應影響

譚思昊1,2, 李昱東1,2, 徐燁峰1,2, 閆 江1,2

( 1. 中國科學院 微電子研究所，北京 100029； 2. 微電子器件與集成技術重點實驗室，北京 100029 )

隨著CMOS技術發展到22 nm技術節點以下，體硅平面器件達到等比例縮小的極限。全耗盡超薄絕緣體上硅CMOS (FDSOI)技術具有優秀的短溝道效應控制能力，利用TCAD軟件，對不同埋氧層厚度的FDSOI器件短溝道效應進行數值仿真，研究減薄BOX厚度及器件背柵偏壓對器件性能和短溝道效應的影響。仿真結果表明，減薄BOX厚度使FDSOI器件的性能和短溝道效應大幅提升，薄BOX襯底背柵偏壓對FDSOI器件具有明顯的閾值電壓調制作用，6.00 V的背柵偏壓變化產生0.73 V的閾值電壓調制。在適當的背柵偏壓下，FDSOI器件的短溝道特性(包括DIBL性能等)得到優化。實驗結果表明，25 nm厚BOX的FDSOI器件比145 nm厚BOX的FDSOI器件關斷電流減小近50%，DIBL減小近20%。

FDSOI； 超薄埋氧層； 仿真研究； 短溝道效應； 背柵偏壓

0 引言

隨著CMOS(Complementary Metal Oxide Semiconductor)器件的特征尺寸縮小到22 nm技術節點，受短溝道效應和波動問題的影響，半導體生產制造業傳統的器件結構達到尺寸等比例縮小的極限。如果通過提高溝道摻雜濃度控制短溝道效應，則導致結漏電增加和隨機摻雜波動增大；同時，傳統的體硅CMOS器件在柵長較短時幾乎無法關斷。全耗盡絕緣體上硅CMOS(FDSOI，Fully Depleted Silicon-on-Insulator)器件不需要通過溝道摻雜控制短溝道效應，使CMOS器件的特征尺寸可以持續縮小[1]。FDSOI能夠較好地控制短溝道效應(SCE，Short-channel-effect)，避免隨機摻雜濃度波動(RDF，Random Doping Fluctuation)，與傳統體硅CMOS工藝流程兼容良好[2]。此外，在器件背面施加背柵偏壓，不僅可以有效控制器件的SCE，也可以調節器件的閾值電壓，以實現功耗管理目標[3]。

FDSOI器件成為主流CMOS技術的最大障礙在于，FDSOI器件性能取決于絕緣體上硅(SOI，Silicon-on-Insulator)厚度，同時獲得均勻度很高的SOI襯底非常困難。Ito M等[4]使用ELTRAN技術制備50 nm厚埋氧層(BOX，Buried-Oxide)的SOI襯底。Delprat D等[5]大幅提升制備SOI襯底的工藝，獲得SOI襯底的表層硅厚度在整個硅片上的波動小于1 nm。控制FDSOI器件短溝道效應的方法包括減薄溝道厚度[6]和施加背柵偏壓[7]。Feng Shuai等[8]通過加強柵極對溝道載流子的控制能力，減弱源漏對溝道載流子的控制能力，提高器件的短溝道效應。實際上，減薄FDSOI器件的BOX厚度也可以起到相同的作用。Fenouillet-Beranger C等[9]使用超薄BOX(UTB，Ultra-thin BOX)結構實現多閾值電壓器件的設計和制備。Liu Q等[10]研究超薄埋氧層(BOX厚度為25 nm)的FDSOI器件的性能和短溝道效應特性，制備的FDSOI器件具有出色的短溝道效應控制能力和電學特性。Liu Q等[11]研究更薄BOX(厚度為15 nm)的FDSOI器件，結果表明NFET和PFET器件的漏致勢壘降低(DIBL，Drain Induced Barrier Lowering)性能得到優化。Doris B等[12]認為，在10 nm及其以下技術節點，減薄BOX厚度使器件的性能得到優化。Tang Z Y等[13]制備較厚的BOX(厚度為145 nm)的FDSOI器件，并研究器件性能和背柵偏壓對器件的影響。受限于UTB SOI襯底的制備技術發展水平，我國在UTB FDSOI器件性能方面研究較少，也未見通過減薄BOX厚度優化FDSOI器件短溝道效應文獻；在制備FDSOI器件時，由于仿真參數設定和制備工藝流程不明確，國外的研究成果難以參考。

筆者采用TCAD軟件進行數值模擬，研究超薄BOX厚度及施加背柵偏壓對FDSOI器件短溝道效應的影響，并制備FDSOI器件進行測試，分析減薄BOX厚度對器件性能和短溝道效應控制能力的影響，為UTB FDSOI器件的制備、BOX厚度對FDSOI器件的性能和短溝道效應的影響提供指導。

1 工藝流程仿真

采用TCAD軟件，分別使用其中的SPROCESS和SDEVICE模塊,對具有不同BOX厚度的FDSOI器件進行工藝結構和電學特性仿真(見圖1)。首先，將襯底表層硅減薄至8.0 nm，熱氧化后用氫氟酸刻蝕去除氧化層(見圖1(a))，在形成假柵(見圖1(b))和側墻(見圖1(c))后，用外延方法生長抬升源漏(RSD，Raised-SD)(見圖1(d))，用離子注入并將源漏摻雜硼(B)。然后，在源漏摻雜后進行快速退火工藝，實現雜質的激活、推阱,以形成拓展區；完成兩層側墻的淀積和刻蝕(見圖1(e))后，去除假柵，形成HK(High-K)和MG(Metal-Gate)結構(分別使用材料HfO2和TiN)，進而形成硅化物(見圖1(f))。最后，形成接觸孔，結束金屬化工藝，完成FDSOI器件的制備。

圖1 UTB FDSOI器件工藝流程數值仿真Fig.1 Process flow simulation of UTB FDSOI devices

主要的FDSOI器件仿真參數:表層硅厚度為25.0 nm；第一層側墻厚度為10.0 nm；第二層側墻厚度為50.0 nm；RSD高度為35.0 nm；柵氧層厚度為0.5 nm；HK介質HfO2厚度為2.0 nm。BOX厚度分別為145.0、50.0、30.0、25.0、20.0、15.0和10.0 nm。為了說明溝道長度(即柵長)對器件性能的影響，對柵長25 nm的短溝器件和125 nm的長溝器件進行仿真，分析溝道長度對器件性能的影響。

2 仿真結果討論

2.1 電學特性

2.1.1 電壓

FDSOI器件漏端電流Id和柵極電壓Vg的關系曲線即為轉移特性曲線，表示器件輸出電流與柵極施加電壓的關系，是衡量器件性能的重要曲線。不同BOX厚度的FDSOI器件Id與Vg關系曲線見圖2，其中線性區的源漏間電壓VDS=-0.05 V，飽和區的VDS=-0.90 V；線性區漏端電流Idlin與Vg關系曲線用黑色表示；飽和區漏端電流Idsat與Vg關系曲線用紅色表示。由圖2可見，BOX厚度變化對線性區Idlin-Vg關系曲線幾乎沒有影響，而對飽和區Idsat-Vg關系曲線影響明顯。這是因為工作于線性區的器件溝道區域幾乎沒有源漏電場耦合，BOX厚度變化對溝道載流子的電場影響比較小；工作于飽和區的器件溝道區域受源漏電場耦合作用影響，BOX厚度變化的影響更明顯。根據圖2可以獲得FDSOI器件的閾值電壓Vt，在Id=1×10-7A時，由Idlin-Vg曲線提取不同BOX厚度器件的線性區閾值電壓Vtlin；由Idsat-Vg曲線提取不同BOX厚度器件的飽和區閾值電壓Vtsat，并計算DIBL(DIBL=Vtsat-Vtlin)。長溝(LG=125 nm)和短溝(LG=25 nm)FDSOI器件的Vt、DIBL與BOX厚度關系曲線見圖3。由圖3(a)可見，長溝和短溝器件的線性區閾值電壓Vtlin變化比較小，其飽和區閾值電壓變化更為明顯，因此根據其差值繪制的曲線形狀與兩者的飽和區閾值電壓Vtsat曲線形狀相似(見圖3(b))。

圖2 不同BOX厚度FDSOI器件的Id-Vg曲線Fig.2 Id-Vg curves of FDSOI devices with different BOX thickness

圖3 長溝和短溝FDSOI器件的Vt、DIBL與BOX厚度變化關系曲線Fig.3 Vt and DIBL curves of short-channel and long-channel FDSOI devices with different BOX thickness

由圖3(a)可見，受短溝道效應的影響，當FDSOI器件的溝道長度變小時，閾值電壓絕對值約降低50%。這是因為源漏間的電場耦合作用對器件產生影響，而UTB結構能夠減小耦合作用，更薄厚度的BOX層使從源漏出發的電場線更多地終止于襯底，加強柵極對溝道載流子的控制能力，進而使閾值電壓絕對值降低程度減小。當BOX厚度變化時，長溝器件的閾值電壓絕對值基本不變，短溝器件的飽和區閾值電壓絕對值約增加0.06 V。因此，BOX厚度對短溝器件飽和區閾值電壓的影響遠大于線性區的，隨著BOX厚度的減小，器件的DIBL得到優化(減小60 mV/V)。

2.1.2 電流

FDSOI器件閾值電壓和溝道勢壘的變化影響電流性能，對BOX厚度變化對器件電流性能的影響進行仿真。國際半導體技術藍圖(ITRS，International Technology Roadmap for Semiconductors)[14]指出，基準器件的閾值電壓為-0.19 V，開態電流Ion在開態電壓Von=-0.90 V處取得，關態電流Ioff在關態電壓Voff=0.01 V處取得。由于FDSOI器件的閾值電壓不同，為了比較電流性能，開態電流Ion在-0.90 V～(-0.19 V-Vtsat) 處提取，關態電流Ioff在0.01 V～(-0.19 V-Vtlin)處提取，計算開關態電流比Ion/Ioff，繪制不同BOX厚度FDSOI器件的開態、關態電流及開關態電流比曲線(見圖4)。在仿真過程中，為了減少變量、更好地研究不同BOX厚度對器件性能的影響，沒有進行功函數的調制。

由圖4(a)可見，在BOX厚度從145 nm減薄到10 nm時，FDSOI器件的Ion減小4.85×10-5A，減小13.0%。這是因為隨BOX厚度的降低，柵極電場在溝道中的場強增加，影響溝道載流子的遷移率。

當漏端施加高電壓時，在漏端電場影響下，溝道源端附近的勢壘降低，即漏致勢壘降低(DIBL)，增加從源端注入溝道的載流子數量，并在Vg沒有達到閾值電壓時允許載流子在源漏之間流通，產生關態電流Ioff，進而影響器件的關斷性能。因此，優化DIBL性能可以有效降低器件的關態電流Ioff(見圖4(a))。由圖4(a)可見，在BOX厚度從145.0 nm減薄到10.0 nm時，FDSOI器件的Ioff減小98.4%，關態電流性能明顯提升。

圖4 不同BOX厚度FDSOI器件的開、關態電流及開關態電流比曲線Fig.4 Ion, Ioff and Ion/Ioff curves of FDSOI devices with different BOX thickness

由圖4(b)可見，在BOX厚度從145.0 nm減薄到10.0 nm時，FDSOI器件的開關態電流比(Ion/Ioff)增加53.3倍，FDSOI器件的電學性能明顯提升。其中BOX厚度為20.0 nm時,開關態電流比顯示異常，原因是仿真網格劃分導致該處計算結果不收斂，重新劃分網格后對該點進行仿真計算，產生數據異常。

2.2 背柵偏壓

在背柵偏壓(Vbg)為-3.00～3.00 V時，25.0 nm BOX厚度、25.0 nm柵長、8.0 nm表層硅厚度的PMOSFET空穴濃度的分布見圖5。由圖5可見，在背柵偏壓為-3.00 V時，溝道高濃度空穴寬度最寬，空穴占據整個溝道，襯底空穴濃度較低，因此電子濃度較高，襯底處于積累狀態(見圖5(a))。在無背柵偏壓(0 V)時，溝道高濃度空穴寬度比負偏壓時的窄，襯底空穴濃度略高，因此電子濃度降低，襯底處于耗盡狀態(見圖5(b))。當背柵偏壓為3.00 V時，溝道高濃度空穴寬度最窄，襯底空穴濃度較高，因此電子濃度更低，襯底處于反型狀態(見圖5(c))。

圖5 UTB FDSOI器件在不同背柵偏壓下空穴濃度分布Fig.5 Distribution of holes in UTB FDSOI device under different Vbg

沿垂直溝道方向進行加權平均，計算空穴濃度的平均溝道位置[15]。當背柵偏壓Vbg為-3.00 V時，平均溝道位置遠離前柵。在Vbg為正時，平均溝道位置向前柵移動，并且偏壓越大，兩者越接近。在襯底偏壓由正變負過程中，平均溝道位置由前柵表面向襯底與BOX界面靠近，導致前柵正下方的耗盡寬度向BOX延伸，最終襯底耗盡甚至反向積累。在施加背柵偏壓時，由反背柵偏壓到正背柵偏壓過程中，襯底耗盡區向埋層氧化物延伸，使耗盡區寬度增加，DIBL變大，FDSOI器件的短溝道效應增強[16]。因此，在襯底施加反背柵偏壓時，FDSOI器件平均溝道位置逐漸靠近前柵，DIBL減小，可以更好地控制FDSOI器件的溝道效應。

在背柵偏壓為-3.00～3.00 V時，UTB FDSOI器件的Idlin-Vg曲線見圖6，其中橫線表示Id=1×10-7A的位置。由圖6可見，在背柵偏壓從-3.00 V變化到3.00 V時，25.0 nm BOX厚度的UTB FDSOI器件得到0.73 V閾值電壓的調制。對于145.0 nm BOX厚度的FDSOI器件的背柵偏壓對閾值電壓的調制[13]，在背柵偏壓從-20.00 V變化到20.00 V時才能得到0.73 V的閾值電壓調制。因此，25.0 nm BOX厚度的UTB FDSOI器件對背柵偏壓的靈敏度比145.0 nm BOX厚度的高。

圖6 背柵偏壓對UTB FDSOI器件Idlin-Vg調制曲線

圖7 25.0 nm BOX厚度UTB FDSOI器件結構剖面Fig.7 Cross-section view of UTB FDSOI device(BOX thickness 25.0 nm)

3 實驗驗證

制備25.0 nm BOX厚度和145.0 nm BOX厚度的FDSOI器件，器件參數與仿真參數相同。25.0 nm BOX厚度的FDSOI器件剖面見圖7。兩種器件性能測試參數見表1，參數經過歸一化處理。

由表1可見，25.0 nm BOX厚度 UTB FDSOI器件和145.0 nm BOX厚度FDSOI器件的線性區閾值電壓Vtlin分別為-0.017、0.016 V， 25.0 nm BOX厚度UTB FDSOI器件的線性區閾值電壓更接近基準器件的(-0.19 V)，并且器件的DIBL由41.1 mV/V減小到33.3 mV/V，Ioff降低53.26%，Ion降低27.90%，Ion/Ioff提升53.33%，與仿真結果的參數變化趨勢相同，表明減小BOX厚度可以提升FDSOI器件性能。另外，開態電流Ion與開關態電流比Ion/Ioff的變化幅度與仿真結果存在一定差距，說明制備的FDSOI器件性能還可以優化。

表1 25.0、145.0 nm厚度BOX FDSOI器件的電學特性

4 結論

(1)仿真結果顯示，BOX厚度降低可以優化FDSOI器件的閾值電壓和DIBL性能。當BOX厚度從145.0 nm變為25.0 nm時，FDSOI器件的DIBL減小21%。

(2)仿真結果顯示，當BOX厚度從145.0 nm減小到25.0 nm時，FDSOI器件的電流性能得到提升，關態電流減小93.1%，器件的關斷特性大幅提升；開態電流減小6.4%，器件的開關態電流比提升13.5倍。

(3)仿真結果顯示，對于25.0 nm BOX厚度 FDSOI器件，背柵偏壓從-3.00 V變化到3.00 V時，閾值電壓調制幅度達到0.73 V，比145.0 nm BOX厚度 FDSOI器件對背柵偏壓的敏感度高，調節背柵偏壓可以優化UTB FDSOI器件的短溝道性能。

(4)制備25.0 nm BOX厚度UTB FDSOI器件與145.0 nm BOX厚度 FDSOI器件。25.0 nm BOX厚度器件比145.0 nm BOX厚度器件的DIBL減小19.0%，關態電流減小53.26%，開態電流減小27.90%，開關態電流比提升53.33%。減薄BOX厚度對FDSOI器件性能有明顯提升。

[1] Cheng K, Khakifirooz A, Kulkarni P, et al. Extremely thin soi (ETSOI) technology: Past, present, and future [C]//Proceedings of the 2010 IEEE International SOI Conference. San Diego, CA: IEEE, 2010:1-4.

[2] Faynot O, Andrieu F, Weber O, et al. Planar fully depleted SOI technology: A powerful architecture for the 20nm node and beyond [C]//Proceedings of the Electron Devices Meeting (IEDM) 2010 IEEE International. San Fransisco, CA: IEEE, 2010:3.2.1-3.2.4.

[3] Brozek T. Micro-and nanoelectronics: Emerging device challenges and solutions [M]. CRC Press, 2014:218-221.

[4] Ito M, Yamagata K, Miyabayashi H, et al. Scalability potential in Eltran (R) SOI-epi wafer [C]//Proceedings of the 2000 IEEE International SOI Conference. Wakefield, MA: IEEE, 2000:10-11.

[5] Delprat D, Boedt F, David C, et al. SOI substrate readiness for 22/20 nm and for fully depleted planar device architectures [C]//Proceedings of the 2009 IEEE International SOI Conference. Foster city, CA: IEEE, 2009:1-4.

[6] Majumdar A, Wang X, Kumar A, et al. Gate length and performance scaling of undoped-body extremely thin SOI mosfets [J]. Electron Device Letters, IEEE, 2009,30(4):413-415.

[7] Khakifirooz A, Cheng K, Reznicek A, et al. Scalability of extremely thin soi (ETSOI) MOSFETs to sub-20 nm gate length [J]. Electron Device Letters, IEEE, 2012,33(2):149-151.

[8] Feng Shuai, Zhao Lichuan, Zhang Qingzhu, et al. A simulation analysis of performance of both implanted doping and in situ doping ETSOI pMOSFETs [J]. Journal of Semiconductors, 2015,(4):184-188.

[9] Fenouillet-Beranger C, Perreau P, Pham-Nguyen L, et al. Hybrid FDSOI/bulk high-K/metal gate platform for low power (lp) multimedia technology [C]//Proceedings of the 2009 IEEE International Electron Devices Meeting (IEDM). Baltimore, MD: IEEE, 2009:1-4.

[10] Liu Q, Yagishita A, Loubet N, et al. Ultra-thin-body and box(UTBB) fully depleted(FD) device integration for 22nm node and beyond [C]//Proceedings of the 2010 Symposium on VLSI Technology (VLSIT). Honolulu: IEEE, 2010:61-62.

[11] Liu Q, DeSalvo B, Morin P, et al. FDSOI CMOS devices featuring dual strained channel and thin box extendable to the 10 nm node [C]//Proceedings of the 2014 IEEE International Electron Devices Meeting (IEDM). San Fransisco, CA: IEEE, 2014:9.1.1-9.1.4.

[12] Doris B, DeSalvo B, Cheng K, et al. Planar fully-depleted-silicon-on-insulator technologies: Toward the 28 nm node and beyond [J]. Solid-State Electronics, 2016,117:37-59.

[13] Tang Z Y, Tang B, Zhao L C, et al. Impacts of back gate bias stressing on device characteristics for extremely thin SOI (ETSOI) MOSFETs [J]. Electron Device Letters, IEEE, 2014,35(3):303-305.

[14] Paolo G. International Technology Roadmap for Semiconductors 2014[DB/OL]. http://www.itrs2.net/,2016.

[15] 馮帥.14/16 nm ETSOI器件仿真與研制[D].貴州:貴州大學,2015. Feng Shuai. Simulation and fabrication of 14/16 nm ETSOI devices [D]. Guizhou: Guizhou University, 2015.

[16] Colinge J P. FinFETs and other multi-gate transistors [M]. USA: Springer, 2008:102-106.

2016-08-01；編輯：張兆虹

國家科技重大專項(2013ZX02303-001-001)

譚思昊(1990-)，男，碩士研究生，主要從事SOI器件結構與工藝方面的研究。

TN386.1

A

2095-4107(2017)01-0117-06

DOI 10.3969/j.issn.2095-4107.2017.01.012