基于FPGA的多通道雙頻數字接收機設計

栗明

摘 要：FPGA提供了大量的可編程DSP處理器的靈活性，且具有較高的實時性能。開發一種基于FPGA的多通道雙頻數字接收機的軟件雷達，探討數字下變頻（DDC）技術，并介紹一款基于FPGA的并行處理架構。該FPGA采用基于塊的設計，由ADC接口模塊、DDC模塊以及DSP接口模塊組成。整個多通道DDC處理過程由Virtex-6 FPGA完成，并且已應用于雷達系統。實驗驗證了該數字接收機的可行性。

關鍵詞關鍵詞：多通道；DDC；數字接受機；FPGA

DOIDOI：10.11907/rjdk.161356

中圖分類號：TP319

文獻標識碼：A 文章編號：1672-7800（2016）008-0080-03

0 引言

現代雷達在很大程度上依賴于DSP處理器，能夠實現高水平的系統性能和靈活性。軟件雷達是一款采用開源系統架構、可重新編程的雷達系統。通常，ADC的采樣速率為100～500 MHZ。隨著無線電技術的發展，軟件無線電需要在數字前端處理速率工作。數據處理速率大大超過了現有DSP處理器的能力范圍。

FPGA具有并行處理的特點，并且可以使DSP具有較高的數據處理速率，而無需ASIC技術。它提供了可重復編程解決方案，這是軟件雷達的一個重要屬性[1]。

因此，FPGA很容易達到所要求的軟件雷達的可編程處理性能，實現了簡化的系統升級。文獻[2]給出了基本的數字雷達接收機的設計原理和結構。

1 DDC算法

數字接受收機的典型架構如圖1所示，包括數字混合器、數字本機振蕩器（LO）和數字低通濾波器。向下轉換處理通過與本地振蕩器信號進行混頻來實現。濾波器主要完成抽取、帶寬控制和接收機均衡的功能，輸出信號被傳輸到DSP處理器作為后續信號處理。

1.1 DDC技術

假設所接收的信號是正弦的，可以表示為：

1.2 FIR濾波器

通常，在高采樣率下，ADC的性能優于DSP。頻率混合處理后，輸出信號的數據速率仍保持不變。因此，通過濾波器中抽樣過程來減少過采樣信號的采樣速率是必不可少的。

如圖1所示，應用于數字接收機中的數字濾波器是由3個階段的濾波器組成： CIC濾波器、CFIR濾波器和整形濾波器，所有這些都是FIR濾波器。本文采用直型結構的FIR濾波器，其具有高速和通用性強的優點，適合于變量參數濾波器[3]。

數字濾波器也可以視為一種抽取濾波器，主要負責在減少采樣率過程中，引入抗混迭的方法[4]。CIC濾波器是一種常用的抽取濾波器[5]，主要由兩部分組成，積分器和梳狀濾波器級聯而成。考慮到CIC濾波器是一個FIR濾波器，其擁有線性相位和簡單的結構，通常作為抽取的第一個階段。一個單一的阻帶衰減級CIC濾波器是13.46dB，不能滿足工程應用要求。為了增加阻帶衰減，本文采取了多級CIC濾波器。

5級CIC濾波器的阻帶衰減約為67dB，它可以應用于工程應用中。設置抽取率M=10來降低采樣率，其可以從4～1 024進行配置。

然而，需要濾波器具有合理的平坦的通帶和窄的過渡帶。由于其彎曲的通帶增益和寬的過渡帶，CIC濾波器自身不能夠滿足如此需求[6-7]。CFIR用來消除CIC濾波器的缺陷。CIC濾波器補償參數分別為23級，采樣率為原來的2倍。

第三級濾波器是一個63級的整形濾波器，其輸入降低了2倍。整形技術用于兩個通帶的同時改進和輸入的停止波段。

2 數字接收機設計

2.1 硬件設計

硬件設計主要基于FPGA和DSP架構。考慮實時處理性，設計了并行操作。硬件架構如圖2所示。

Virtex-6 FPGA配置了Flash。ADSP TS201S處理器和FPGA通過總線進行互相通信。LTC2185是雙通道的ADC，通過串行外設接口協議進行控制。ADCLK954是復用時鐘緩沖器，它給ADC和ADC接口模塊提供一個時鐘信號。

2.2 FPGA設計

數字接收機的軟件基于Virtex-6 FPGA設計。通常的FPGA設計采用自上而下的模塊化思想，以增強系統的可擴展性和操作穩定性。圖3為FPGA軟件架構，頂層模塊由DDC模塊與DSP的接口模塊組成。所有模塊都用VDHL語言設計。

考慮到多通道并行處理，設計了8個采樣通道和4個ADC接口模塊。每個ADC接口模塊可以完成2個通道信號處理。

ADC是通過SPI協議控制。SPI接口模塊給ADC產生控制信號，從而與數字接收機進行通信。假設回波信號通過ADC LTC2185以100MHz進行采樣，采樣信號傳送到FPGA，ADC接口模塊將雙倍數據速率（DDR）和低電壓差分信號（LVDS）轉化為單數據速率（SDR）和單端信號，然后輸出數據存儲在FIFO緩沖區。ADC接口模塊的輸出被傳送到DDC模塊作為DDC處理8通道信號。此外，時分復用（TDM）模式設置為200MHZ（兩次抽樣率）。

將雙數字本機振蕩器應用于兩通道雙頻率DDC處理中。處理后，產生共16個向下轉換通道且輸出存儲在16通道的FIFO中。當6通道的FIFO數據存儲能力達到設定值時，DSP接口模塊會產生一個中斷信號，并且它與其它部件進行通信，以傳送數據進行后續處理。

2.3 DDC模塊

DDC模塊以前述DDC技術為基礎。主要包括數字控制振蕩器（NCO）、數字混頻器和濾波器組成。NCO是用來產生用于混合DDS的正交頻信號，是一種先進的頻率合成技術[2]。IP核心可以用于創建混頻器。通過采用上述濾波器相關參數進行MATLAB仿真，在LogiCORE IP中配置CIC濾波器的IP核心、CFIR和整形濾波器。同時，模塊還包括以下幾個子模塊：DDC系統控制、外部時鐘觸發和DDC配置。

2.4 DSP接口模塊

DSP接口模塊用來實現FPGA和DSP之間的通信。它提供中斷電路、狀態寄存器、譯碼電路、總線接口和其它組件。

3 FPGA與DSP的實現

通過仿真和FPGA測試，FPGA設計有效性得到驗證。外部時鐘信號是由惠普E4430B產生，采樣頻率為100 MHz。2個數字本機振蕩器的頻率分別設置為15MHZ和25MHZ。使用HP8226A生成兩個輸入信號，其中分別包含了15.010MHZ和25.005MHZ的頻率分量。完成雙頻DDC處理后，FPGA輸出數據存儲在緩存中的ADSP TS201S中，可用于后續對ADSP TS201S的處理。使用一個通道輸出數據生成MATLAB軟件中的譜，如圖4、圖5所示。從上到下的三幅圖分別代表輸出信號的實部和虛部、輸出信號的頻譜以及相應信號實部和虛部的頻譜。

圖4中，輸出信號是一個10KHZ的單頻信號，這是15.010MHZ的輸入信號在15MHZ的本機振蕩器經過DDC處理后的輸出信號。同樣，圖5所示的輸出信號是4.975KHZ的單頻信號，為25.005MHZ的輸入信號在25MHZ的本機振蕩器經過DDC處理后的輸出信號。

4 結語

本文提供了一種基于FPGA與ADC的可行的數字接收機設計方案。FPGA的可重復編程性使通過重新裝載FPGA配置來實現新變化成為可能，大大簡化了數字接收機的升級。驗證測試和實驗結果證明采用并行執行處理結構和抽取是一種有效方法。總之，高水平的靈活性和實時性能在軟件雷達系統中實現。

參考文獻：

[1] WALKE R L，DUDLEY J，SADLER D.An FPGA based digital radar receiver for Soft Radar[C].Conference Record of the Thirty-Fourth Asilomar Conference，IEEE，2000：73-77.

[2] WU Y，LI J.The design of digital radar receivers[J].Aerospace and Electronic Systems Magazine，1998，13（1）：35-41.

[3] LIU W，YAO D，SUN Y.Design of digital IF receiver based on ADCs and FPGAs[C].Radar Conference，2013.

[4] HARRIS F J.Multirate signal processing for communication systems[M].Prentice Hall PTR，2004.

[5] HOGENAUER E.An economical class of digital filters for decimation and interpolation[J].Acoustics，Speech and Signal Processing，2001，29（2）：155-162.

[6] DOLECEK G J，CARMONA J D.Generalized CIC-cosine decimation filter[C].Industrial Electronics & Applications （ISIEA），IEEE，2010：640-645.

[7] DOLECEK G J，HARRIS F.On design of two-stage CIC compensation filter[C].Industrial Electronics.IEEE，2009：903-908.

（責任編輯：陳福時）