胚胎型仿生自修復系統硬件消耗分析

孟亞峰　朱賽　韓春輝

摘 要： 胚胎型仿生自修復系統具有實時自修復能力，可用于高可靠性電子系統的設計。在設計過程中，其硬件消耗是工程師十分關心的問題。在分析胚胎型仿生自修復系統結構基礎上，根據自修復過程特征，建立了其系統硬件消耗模型。并以三模冗余自修復系統為對比，對胚胎型仿生自修復系統的硬件消耗進行了仿真分析。分析表明，胚胎型仿生自修復系統在大規模、高自修復能力的電路設計中具有優越性，且通過電子細胞輔助電路的優化設計，可以降低自修復過程中的硬件消耗。

關鍵詞： 電子細胞輔助電路； 胚胎電子陣列； 硬件消耗； 自修復能力

中圖分類號： TN911?34； TP302.8 文獻標識碼： A 文章編號： 1004?373X（2017）06?0129?04

Abstract： The embryonic bio?inspired self?repairing system has the real?time self?repairing ability， and can be used in the design of the electronic system with high reliability. On the basis of analyzing the structure of the embryonic bio?inspired self?repairing system， the system hardware consumption model was established according to the characteristics of the self?repairing process. In comparison with the triple?modular redundancy self?repairing system， the simulation analysis for the hardware consumption of the embryonic bio?inspired self?repairing system was performed. The analysis results show that the embryonic bio?inspired self?repairing system has superiority in the design of the large?scale circuit with high self?repairing capacity， and can reduce the hardware consumption in the self?repairing process by means of the optimization design of the electronic cell auxiliary circuit.

Keywords： electronic cell auxiliary circuit； embryonic array； hardware consumption； self?repairing ability

0 引 言

胚胎型仿生自修復系統是受多細胞生物體結構和胚胎發育過程啟發提出的一種仿生硬件[1?2]，與生物體類似，具有自檢測、自修復能力，可用于航空、航天等領域及復雜電磁環境下高可靠性電子設備的設計。

胚胎型仿生自修復系統自提出以來，研究者對其系統結構[3?5]、自修復機制[6?7]、自修復實驗[8]等方面進行了深入研究，提出了多種系統結構框架[9?12]，并實現了小規模電路的自修復實驗。利用胚胎型仿生自修復系統進行電路設計時，在一定自修復能力下，系統硬件消耗是電子工程師十分關心的問題。學者對胚胎型仿生自修復中的硬件消耗研究較少，缺少系統層面的硬件消耗分析，無法指導胚胎型仿生硬件的應用及研究。

本文根據胚胎型仿生自修復系統結構及其自修復原理，建立了系統自修復實現中的硬件消耗模型，并與經典的三模冗余系統進行了硬件消耗對比。通過分析，明確了胚胎型仿生自修復系統的應用范圍，對胚胎型仿生自修復系統的設計和應用具有指導意義。

1 胚胎型仿生自修復系統基礎知識

1.1 胚胎型仿生自修復系統

胚胎型仿生硬件是由結構相同的電子細胞排列而成的均勻二維陣列，因此也被稱為胚胎電子陣列，其結構如圖1所示[13]。胚胎電子陣列中的每個電子細胞都是具有一定數據處理能力的邏輯單元，由地址產生器、基因庫、I/O單元、邏輯單元和自檢測單元（Build?In Test， BIT）組成。地址產生器用來計算細胞在電路中的位置，產生細胞在電路中的惟一標識，細胞通過該標識表達對應基因，執行特定的功能；基因庫存儲整個電路的所有基因，不同的基因代表不同的電路功能及細胞連接方式；I/O單元進行細胞與周圍細胞的連接控制，在表達基因配置下控制細胞與陣列中其他細胞的信號交互；邏輯單元執行細胞的邏輯功能，在不同的表達基因配置下執行不同的邏輯功能；BIT在細胞運行過程中實時檢測細胞狀態。

陣列中每個細胞根據自身位置表達基因庫中的特定基因，確定I/O單元連接方式及邏輯塊執行的邏輯功能，整個陣列的細胞一起完成目標電路功能。運行過程中，細胞內的BIT模塊實時檢測細胞狀態，檢測到細胞故障時，對外發出細胞故障信號觸發修復機制，移除故障細胞，消除故障對目標電路的影響。剩余細胞重新計算位置并更新表達基因，執行新的細胞功能及連接。通過故障細胞的移除和正常細胞的替代，陣列上目標電路功能得以維持，完成胚胎電子陣列上目標電路的自修復。

1.2 自修復過程及自修復能力

胚胎型仿生自修復系統通過移除故障細胞，消除故障對目標電路的影響，從而完成自修復。根據移除故障細胞的方式不同，其自修復方式主要為行/列移除自修復和細胞移除自修復，如圖2所示。

行/列移除自修復指當胚胎電子陣列中某個電子細胞發生故障后，移除故障電子細胞所在的整行/列電子細胞，故障細胞所在行/列及其后所有激活行/列的功能向后移一行/列，直至最后使用一個空閑的行/列，如圖2（b）所示。細胞移除自修復指當陣列中某個細胞單元故障后，移除該故障細胞，并將該行/列內故障單元細胞及位于故障單元后的細胞單元的功能后移，直至使用該行/列內的空閑細胞，如圖2（c）所示。電路的自修復能力（Self?Repair Capacity，SRC）是系統自修復的重要指標，表征了電路能夠從故障狀態修復到正常狀態的能力。對于移除自修復模式來說，電路的自修復能力即為胚胎電子陣列中冗余行/列資源的數目。

2 硬件消耗建模

根據胚胎電子陣列和經典的N模冗余自修復特點，考慮自修復過程中自修復能力指標，進行了硬件消耗的建模。

2.1 胚胎電子陣列與FPGA結構比較

FPGA與胚胎電子陣列結構相似，由許多獨立的可編程邏輯模塊CLB（Configurable Logic Block）排成陣列組成，用戶通過可編程的互連資源將這些模塊連接起來構成任何復雜的邏輯電路。

當前使用FPGA進行目標電路設計時，電路映射到FPGA基本單元CLB上。CLB中包含多個Slice，每個Slice中包括兩個LUT、兩個觸發器和相關邏輯，不同的CLB間通過開關盒進行連接。

胚胎電子陣列進行目標電路的實現時，與FPGA類似，目標電路映射到電子細胞上，電子細胞由LUT，FF，開關盒和基因存儲模塊、自檢測模塊等組成。在硬件消耗上，相當于在FPGA基本單元上增加了基因存儲模塊、自檢測模塊及控制模塊。

為了在相同級別上驗證目標電路的硬件消耗，分別在設計的FPGA陣列上和胚胎電子陣列上進行目標電路的實現。兩種陣列的功能模塊、開關盒結構相同，陣列上目標電路實現方式相同。

2.2 硬件消耗模型

假設某電路由m×n個基本單元組成，每個單元消耗為ω。電子細胞在每個功能單元的基礎上增加了基因存儲、自檢測及修復控制電路，設所增加的輔助電路與原電路的硬件消耗比為α，其值大小取決于電路設計水平及自檢測中故障覆蓋率。則電路由基本邏輯單元組成時，其硬件消耗為mnω；電路由電子細胞實現時，其硬件消耗為mnω（1+α）。

（1） N模冗余實現。電路采用N模冗余實現時，q個完全相同的模塊M1，M2，…，Mq通過可控開關選擇N個模塊工作，工作模塊的輸出O1，O2，…，ON通過差錯檢測器檢測模塊狀態，并使用表決器確定系統的輸出，其結構如圖3所示。當檢查到N個工作模塊中存在故障模塊時，可控開關將故障模塊斷開，使故障模塊不影響電路的最終輸出，并選擇冗余模塊進行工作，保證同時有N個正常模塊工作。

使用N模塊冗余實現系統的自修復時，若系統自修復能力指標為SRC，需要的模塊數目q=SRC+N-1。忽略比較器、檢測器及開關的硬件消耗，其硬件消耗為：

[mnωq=mnωSRC+N-1] （1）

（2） 胚胎電子陣列實現。電路采用胚胎電子陣列實現時，若采用列移除自修復機制進行自修復，則每自修復一次，需要一個冗余細胞。當系統自修復能力指標為SRC時，陣列中需要SRC列冗余列，則硬件消耗為：

[mn+SRCω1+α] （2）

由式（1）、式（2）可得，對于同一目標電路，在相同的自修復能力指標要求下，分別采用胚胎電子陣列與N模冗余實現時，其硬件消耗比P為：

[P=m（n+SRC）ω（1+α）mnω（SRC+N-1）=（n+SRC）（1+α）n（SRC+N-1） =1+SRCn（1+α）SRC+N-1] （3）

3 硬件消耗仿真與分析

由式（3）可以看出，P與目標電路列數n、自修復能力SRC、電子細胞輔助電路比例α及N模冗余形式相關。N模冗余中，N越大其所消耗硬件越大，P值越小。對于確定的α和SRC，采用三模冗余時N=3，P值最大，有：

[P=1+SRCn（1+α）SRC+2] （4）

本文以三模冗余為對比對象，進行胚胎型仿生自修復系統的硬件消耗分析。

3.1 固定輔助電路比的硬件消耗

當目標電路列數n在[10，100]上、自修復能力SRC在[1，20]上變化，電子細胞輔助電路比例α分別為0.2，1.0，2.0，3.0，4.0，5.0時，P隨n和SRC的變化如圖4所示。由圖4可以看出，胚胎電子陣列與N模冗余實現同一目標電路時，硬件消耗比P隨著電子細胞輔助電路比例α的增加而增加，隨著目標電路列數n和自修復能力SRC的增加而降低。在相同的電子細胞設計水平下，目標電路規模越大、自修復能力越大，P值越小，胚胎電子陣列的優勢越明顯，這是由于胚胎電子陣列與N模冗余的自修復特點不同決定的。N模冗余中將故障模塊整塊移除，而胚胎電子陣列中只移除故障細胞所在列，因此胚胎電子陣列在大規模、大自修復能力要求的環境下優勢更加突出。對于相同規模和自修復能力要求的目標電路，α越大，P值越大，且對規模較小、自修復能力要求較低的電路影響較大。當[α≥2.0]時，對于規模[n≤20]、自修復能力[SRC≤5]的目標電路有[P≥1.0]，此時，胚胎電子陣列的硬件消耗大于三模冗余的硬件消耗。但是對于規模[n≥20]、自修復能力[SRC≥10]的目標電路，即使[α=5.0]，即電子細胞中輔助電路是細胞功能電路的5倍，P值依然小于1，即胚胎電子陣列與三模冗余相比依然具有優勢。

3.2 固定電路規模的硬件消耗

為了進一步研究電子細胞輔助電路比例α對P的影響，當α在[1，20]上、自修復能力SRC在[1，20]上變化，目標電路列數n分別為10，20，30，50，100，200時計算胚胎電子陣列和三模冗余消耗硬件比例P，計算結果如圖5所示，圖5中黑色線條為[P=1.0]對應位置。

由圖5可以看出，在相同的輔助電路比α和電路自修復能力SRC要求下，目標電路規模n越大，P值越小。同時，n越大，使[P<1.0]的α和SRC取值范圍越大。當[n=200]時，即使輔助電路比[α=20]，即電子細胞中檢測、基因存儲、修復控制電路規模是邏輯功能規模的20倍，對于自修復能力[SRC>20]的應用場合，胚胎電子陣列實現依然有硬件優勢。

當目標電路規模較小時，如[n=10]，使[P<1.0]的α和SRC取值范圍較小。此時若[α>5]，即電子細胞中檢測、基因存儲、修復控制電路規模是邏輯功能規模的5倍，則胚胎電子陣列相對于三模冗余沒有硬件優勢。

通過對圖4和圖5的分析可知，對于大規模、自修復能力要求高的目標電路，使用胚胎電子陣列實現時更具有優勢。同時，電子細胞中檢測、基因存儲、修復控制等輔助電路的設計影響胚胎電子陣列的硬件消耗和應用范圍，輔助電路比越低，胚胎電子陣列可應用范圍越大。在胚胎電子陣列設計過程中，應盡量優化電子細胞設計，降低輔助電路比。

4 結 語

根據胚胎型仿生自修復系統中基本單元——電子細胞的結構特點，并結合其列移除自修復機制，建立了系統硬件消耗模型。在該模型基礎上，對基于胚胎型仿生自修復系統的電路硬件消耗進行了分析。分析表明胚胎型仿生自修復系統適用于大規模目標電路、可靠性要求高的應用環境。對于目標電路規模較小、自修復能力要求較低的應用，胚胎型仿生自修復系統與傳統的三模冗余相比，在硬件消耗上沒有優勢。另外，仿生電子系統的硬件消耗與電子細胞的設計水平緊密相關，通過優化電子細胞設計，可以有效降低系統硬件消耗。

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