基于寬帶波束形成技術的信號處理板的設計與實現

夏彥澤

(中國電子科技集團公司第二十研究所，陜西 西安 710068)

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基于寬帶波束形成技術的信號處理板的設計與實現

夏彥澤

(中國電子科技集團公司第二十研究所，陜西 西安 710068)

設計了采用現場可編程門陣列(FPGA)實現實時寬帶波束形成的信號處理板，它提供8路高速模數轉換通道，2路高速數模轉換通道，模數采樣時鐘同步接口，千兆光纖數據收發接口。研究了寬帶波束形成技術中數字分數延時濾波器技術，設計了一種簡便有效的工程實現方法。FPGA內部實現了開源8051軟核，用C語言實現外圍芯片初始化控制和功能調度，增加了設計的靈活性。

現場可編程門陣列；數字寬帶波束形成；8051 IP核

0 引 言

窄帶波束形成技術采用移相方式來間接控制各通道信號延時，但在寬帶信號場景下，由于孔徑效應，這種方式會帶來很大的誤差。為克服這一現象，寬帶波束形成系統采用真實時間延遲線(TTD)來實現延時控制[1]。隨著技術的發展，更加靈活的數字延時方法得到實現，解決了實時寬帶波束形成的難題。

為了實現某系統寬帶波束形成功能，設計了采用現場可編程門陣列(FPGA)作為處理器的信號處理板。深入研究了寬帶波束形成技術中數字延時算法，對比頻域延時、時域數字插值、分數延時濾波器技術，設計了一種便于FPGA實現的穩健的延時方法。為了減少FPGA的邏輯開發和測試時間成本，在FPGA上移植了開源8051軟核，用C語言實現了除數據處理以外的外設初始化配置、命令解析等功能。

1 寬帶波束形成方法

以圖1均勻線列陣為例，直線上均勻分布N個天線陣源，相互間隔距離為d。在遠場模型下入射信號與法向夾角為θB，相鄰2個陣源信號時間差為：

τ=dsin(θΒ)/c

(1)

為每個陣源信號輸出乘上1個系數ωn，則線陣的陣列輸出可以表示為：

(2)

設模數轉換器的采樣周期為T，延時與采樣周期的比值(n-1)τ/T是一個實數，既包含整數部分，也包含小數部分。整數部分可以通過對采樣數據移位實現，小數部分可以通過頻域子帶延時、時域數字插值、分數延時濾波器等技術實現。

這種在時域實現寬帶波束形成器的原理框圖如圖2所示，相比于頻域方法具有結構簡單、運算量小的特點。算法的并行特性也非常適合在FPGA中實現。

2 硬件設計

2.1 功能及原理框圖

信號處理板使用1片Xilinx公司的K7系列FPGA，實現了8個通道模擬信號輸入、2個通道模擬信號輸出，對外數字接口采用2.5Gbps光纖收發器。為了緩存采集或者需要輸出的數據，在FPGA上掛載了1片DDR2內存。為了提高模數轉換器(ADC)和數模轉換器(DAC)的信噪比，并且實現各個通道之間的同步，板卡使用了高穩定度晶振，選用了低相位噪聲的時鐘輸出芯片為其提供時鐘信號，原理框圖如圖3所示。

2.2 器件選型及性能指標

模數轉換器使用4片AD9268，單片具有2路ADC轉換器，共計8路模數轉換通道。每通道提供最高達650MHz的差分模擬輸入帶寬，最高可達125Msps采樣率，在2MHz～200MHz的模擬信號輸入情況下，提供不低于12Bits的有效位數。AD9268具有Sync管腳，提供多芯片協同工作時內部時鐘分頻器同步功能[2]。

在高速或者高精度模數轉換電路設計中，為了提高轉換器的信噪比指標，要特別注意輸入時鐘的抖動，由它貢獻的信噪比可表示為:

SNRtj=-20lg(2πftj)

(3)

式中：f為輸入模擬信號的頻率；tj為時鐘抖動的均方根值。

通過公式可以看出，隨著輸入信號頻率的升高，為了使信噪比保持不變就必須降低輸入采樣時鐘的抖動。在板卡設計中，全局時鐘信號來自于ADI公司的AD9518時鐘芯片。它可以提供100fs左右的低抖動時鐘信號，保證ADC、DAC具有高信噪比。

數模轉換器(DAC)采用ADI公司的AD9957。它內部有直接數字合成(DDS)、正交調制、捷變上變頻器等功能模塊，可以方便地實現IQ信號輸出和多種調制功能。它內部還可以配置級聯積分梳狀(CCI)濾波器、反sinc濾波器，在芯片內部實現部分數字信號調理功能，一定程度上能夠降低FPGA的處理壓力。它內部具有高達1GHz的數模轉換器，能夠實現高達400MHz的模擬信號輸出，在1kHz頻偏處，具有優于125dBc/Hz的相位噪聲，具有優于80dB窄帶無雜散動態范圍(SFDR)[3]。

高速數字接口使用K7系列FPGA內部的GTX收發器來實現，為了延長數據的傳輸距離，GTX收發器收發信號通過光纖收發器轉換成光信號進行傳輸。光纖收發器采用USOT23L多模雙向光纖收發器，該模塊引腳可以和CML電平引腳直連[4]。

3 FPGA邏輯設計

3.1 寬帶波束形成邏輯設計

本設計采用時域寬帶波束形成器模型，其并行運算特性特別適合在FPGA上實現。波束形成器分為幅度加權模塊、延時模塊、求和模塊和歸一化輸出模塊。幅度加權調用FPGA內部乘法器實現，求和模塊調用加法器IP和實現，對于8通道波束形成，將數據右移3位即可實現歸一化除法操作。

延時模塊分為整數部分和分數部分，設信號x(t)的延時為td，經過采樣周期為T的ADC之后可以表示為xd=x[(n-D)t]，其中D是由整數部分I和小數部分p組成的：

D=I+p,p∈[-0.5,0.5]

(4)

傅里葉變換可得:

Xc=e-jωDX(ejω)

(5)

傳遞函數為:

Hd=e-jω(I+p)

(6)

轉換為時域可以得到:

hd(n)=sinc(n-I-p)

(7)

通過公式推導可知，將sinc函數平移相應的位置之后再截斷成有限長度，即可得到延時模塊的傳遞函數，其實質上是一個濾波器結構，在FPGA中可以通過移位器、乘法器、累加器實現，如圖4所示。

對無限的sinc函數截斷為有限的長度必然會帶來吉布斯效應，為了減少這一影響可以使用增加濾波器介數和優化窗函數的方法。通過Matlab仿真驗證，這種方式設計的分數延時器在通帶內具有良好的群時延特性,如圖5所示。

3.2 軟核CPU的實現

FPGA外部的ADC、DAC、時鐘分配器等芯片具有串行配置接口，在上電之后或者功能需求改變時需要進行大量的寄存器配置工作，這部分功能若采用VHDL語言編寫，邏輯實現非常繁瑣，需要大量的調試和測試工作。為了減少邏輯開發和測試工作量，使用開源的8051CPU軟核來實現芯片初始化和功能配置。

開源8051CPU軟核是使用硬件邏輯語言實現的兼容8051指令的一種嵌入式處理器，它具有占用資源少，開發測試簡單的特點，很好地彌補了單純用硬件語言開發邏輯功能的不足[5]。開源的軟核給使用者提供了源代碼，可以根據需要自主地修改軟核功能，添加自定義的外設。在設計中為軟核增加了SPI收發器外設，如圖6所示，它由發送先進先出(FIFO)、接收FIFO、控制/狀態寄存器、時鐘分頻器、片選寄存器一系列寄存器和2個移位寄存器組成。所有的寄存器都掛到8051內核的地址總線上，可以通過像訪問內存一樣的方式訪問各種寄存器，控制串行外設接口(SPI)收發器的工作狀態。SPI控制器還設置了中斷輸出管腳，連接到CPU的中斷處理模塊上。使用TXBufFIFO和RXBufFIFO配合中斷信號可以進一步減輕CPU的負擔。

4 板卡調試

板卡FPGA掛載芯片的初始化采用內部的8051軟核控制實現，所以首先對SPI控制器進行調試。硬件邏輯部分編寫完成之后通過ISE進行綜合，軟件部分使用KEIL開發環境進行C語言的編譯，最后生成HEX文件加載到8051軟核的只讀存儲器(ROM)中。使用ISE自帶的仿真工具抓取SPI對外接口的波形，如圖7所示。經過調試SPI可以正常工作。

配置AD9246采樣率為120Msps，將0dBm10MHz的中頻信號輸入到模擬通道進行帶通采樣，使用ChipScope工具抓取采樣后的信號，如圖8所示。將數據導入到Matlab中進行傅里葉變換可以計算輸入信號的信噪比，為69.26dB。

配置AD9957芯片DAC時鐘為300MHz，輸出10MHz的模擬信號，將信號輸入到頻譜儀上，如圖9所示。

5 結束語

本信號處理板卡提供8路模擬輸入通道，2路模擬輸出通道，單片大規模FPGA可以滿足復雜的并行數據處理算法需求。FPGA內部實現兼容8051的軟核CPU可以使用C語言來開發控制相關的功能。經過調試和測試，該板卡已經成功運用在某型通信設備中。

[1] 賈艷紅.寬帶數字陣實時延遲技術[D].成都：電子科技大學，2010.

[2]AnalogDevicem,Inc.AD9268Datasheet[M].Norwood,Ma02062USA:AnalogDevices,Inc,2006.

[3]AnalogDevicem,Inc.AD9957Datasheet[M].Norwood,Ma02062USA:AnalogDevices,Inc,2006.

[4]KROUPAVF.Directdigitalfrequencysynthesizers[M].HobokenNJ:Wiley-IEEEPress,1999.

[5] 李寧.8位CPU軟核設計與應用研究[D].北京：北京交通大學，2008.

Design and Implementation of Signal Processing Board Based on Broadband Beamforming Technology

XIA Yan-ze

(The 20 Institute of China Electronic Technology Group Corporation,Xi'an 710068，China)

This paper designs a signal processing board that uses field grammable gate array (FPGA) to realize real-time broadband beamforming.The board provides 8 high-speed analog-to-digital converter (ADC) channels,2 high speed digital-to-analog converter (DAC) channels,ADC sampling clock synchronization interface,Gigabit fiber optic data T/R interface.In this paper,the technology of digital fractional time delay filter in broadband beamforming technology is studied,and a simple and effective engineering realization method is designed.The open source 8051 soft core is realized in FPGA and peripheral chip initialization control and scheduling functions are realized by using C language,which increases the flexibility of the design.

field programmable gate array；digital broadband beamforming；8051 intellectual property core

2017-03-09

TP302

A

CN32-1413(2017)02-0078-04

10.16426/j.cnki.jcdzdk.2017.02.018