基于MCML的鑒相器設計

王光　楊健　梁蓓

【摘 要】論文設計了MCML反相器和帶復位端的鎖存器邏輯電路，基于SMIC 0.18標準CMOS工藝庫，用HSpice對所設計的邏輯電路進行了仿真。用所設計的MCML邏輯單元設計了鑒相器模塊，并進行了仿真。結果表明，與傳統的CMOS鑒相器相比，所設計的鑒相器在1GB/s時鐘信號、電源電壓為1.8V的條件下功耗為1.648mW，有較小的死區和較高的精度。所設計的鑒相器可以用于高速全數字鎖相環的設計。

【Abstract】This paper introduces the design of MCML inverter and the logic circuit with the reset terminal. Based on SMIC 0.18 standard CMOS process library， the logic circuit is simulated with HSpice. The phase detector module is designed with the designed MCML logic unit， and the simulation is carried out. The results show that compared with the traditional CMOS phase detector， the designed phase detector has a low power consumption and a high precision under the condition of 1GB/s clock signal and power supply voltage of 1.8V， which is less than 1.648mW. The phase detector can be used for the design of high speed digital phase-locked loop.

【關鍵詞】MCML；鑒相器；高速；低功耗

【Keywords】MCML； phase frequency detector； high speed； low power consumption

【中圖分類號】TN402 【文獻標志碼】A 【文章編號】1673-1069（2017）05-0147-03

1 引言

鎖相環廣泛地應用于集成電路的設計、通信、雷達、測量等領域。在數字集成電路和便攜式的通信工具的設計當中，低功耗是一個重要的設計目標，節省能源，增加電池的使用時間。鑒相器是鎖相環中的重要組成部分，用來完成系統輸入信號與壓控振蕩器的反饋時鐘信號之間頻率和相位的比較[1]。

傳統靜態CMOS電路由于其較大的邏輯輸出擺幅以及較高的功耗，在高頻應用的領域受到了一定的限制。MOS電流模邏輯（MOS Current Mode Logic，MCML）電路作為MOS電路的一種差分的電路結構，在高頻運行時，與傳統的CMOS電路相比較，具有功耗較低，電路功耗與工作頻率無關，電路抗干擾能力較強等特點[2]。由于MCML電路的邏輯擺幅小，其邏輯轉換速度也比傳統的CMOS邏輯電路要快。所以在高頻電路的設計當中，MCML電路是一種較好的電路模塊。

鑒頻鑒相器是鎖相環中的一個較為重要的模塊，其工作速度以及功耗對整體電路的性能有著很大的影響。鎖相環的相位噪聲、抖動、鎖定時間等性能跟鑒相器的線性度、分辨率、鑒相帶寬、鑒相靈敏度等有著直接的關系[3]。

本文第一部分，對MCML的基本反相器電路結構進行分析，得到功耗和頻率的關系曲線，根據需求設計MCML邏輯電路，包括與門/與非門、鎖存器，列出合適的寬長比，并對單元電路進行仿真分析，在相同的條件下與傳統的CMOS單元電路進行延遲和功耗的對比；第二部分，基于SMIC 0.18標準CMOS工藝庫，用Cadence Virtuoso設計鑒相器，得出鑒相器的晶體管級電路圖；第三部分，用Hspice對所設計的鑒相器進行仿真分析，輸入的頻率為1GHz，電源電壓為1.8V，得到鑒相器的仿真波形，得到鑒相器的功耗。第四部分，總結鑒相器的設計方法，對比所設計的MCML鑒相器和同結構下傳統的CMOS鑒相器的性能和功耗等參數。

2 MCML反相器

MCML反相器電路結構，如圖1所示。由三部分組成：上拉負載電阻如圖1中RD、下拉開關網絡如圖1中M1、M2電流源如圖1中MS。晶體管M1和M2組成差分對的結構，尾部的晶體管MS工作在飽和區，為反相器提供穩定的開關電流IS。當輸入端Vin輸入為高電平，輸入端Vin-N為低電平的時候，M1導通，M2關斷，電流源電流全部流過M1支路，M2支路的電流趨于零，輸出節點的電位Vout=0，Votu-N=VDD-ISRD，輸出的電壓的擺幅為ΔV=ISRD。

MCML反相器具有差分對稱結構的特點，在工作的過程中，中心點的電壓保持一個固定的值，電路的功耗和輸入的數據速率沒有關系。根據電路設計所需要的延遲時間來確定中心點的電壓，根據中心點電壓可以確定邏輯電路的電壓擺幅和電流的大小，最后確定器件的寬長比。

基于SMIC 0.18標準CMOS工藝庫，在HSpice仿真環境中分別對MCML反相器和CMOS反相器進行功耗延遲的仿真。由仿真結果可知，MCML反相器的功耗不隨頻率的增加而增加，CMOS反相器在工作頻率小于300MHz的時候功耗比MCML反相器的要低，當工作頻率大于300MHz的時候其功耗會隨著頻率的增加呈線性增加。

3 MCML邏輯門電路

MCML邏輯門電路，與門/與非門，如圖2所示，下拉網絡由兩層晶體管構成，輸入端分別為Va、Vb和與之對應的反相端，M5是為了保證左右差分對支路下拉延遲時間保持一致而設置的。在CMOS工藝中，N阱電阻和擴散電阻對襯底PN結的寄生電容較大[4]，多晶硅電阻由于工藝的偏差而精度不夠，因此在高速與非門和鎖存器的設計中選用有源負載作為電路的工作負載，采用PMOS作負載電路。

MCML邏輯帶復位端的鎖存器的電路結構如圖3所示，下拉網絡由兩層的晶體管構成，下面一層為時鐘輸入端，差分對晶體管M1和M2組成時鐘控制電路；上面一層為采樣電路和保持電路構成。其中M3和M6組成采樣電路，交叉耦合的M4和M5構成保持電路。當時鐘Clock為高電平的時候，MCML鎖存器的采樣電路工作，輸入信號傳輸到輸出端。當Clock為低電平時，采樣電路斷開，保持電路工作，輸出端維持時鐘高電平時候的狀態，處于“保持”狀態。

在與非門的鎖存器的設計中，電路的延遲受到負載電阻、壓擺幅、電流源和負載電阻的影響，在電路的設計過程當中，參量之間相互作用、相互影響使電路的設計變得煩瑣。解決復雜的參數折中的問題，可以使用基于數學模型的方法，對所需設計參數的獲得問題轉化為數學模型的搭建和最優值的求解，然后再用于電路的設計中，此方法能夠減少仿真次數從而減小電路的設計周期[5]。

使用Cadence Spectre工具，在SMIC 0.18 CMOS標準工藝庫下進行鎖存器和與非門電路的仿真和參數的優化。在電源電壓1.8V，電壓擺幅為0.6V，電流源電流為50μA的條件下，單個與非門和鎖存器的延遲分別為87ps和98ps。

4 MCML鑒相器的設計和仿真

MCML鑒頻鑒相器（Phase Detector， PD）是基于MCML邏輯單元設計的，具有速度快，高頻下功耗小，線性度好，鑒相范圍寬（-2，+2）等優點。在理想情況下，PD的平均輸出與兩個輸入的相位差成正比例的關系[6]。

鑒頻鑒相器電路結構如圖4所示，由兩個D觸發器和一個與非門組成。如果反饋的時鐘信號相位提前于參考時鐘，鑒頻鑒相器產生一個UP的信號；如果反饋的時鐘信號延遲于參考時鐘信號，則產生一個DOWN信號，用產生的UP和DOWN信號來控制電荷泵。根據鑒頻鑒相器的輸出信號UP和DOWN信號的不同，其可以工作在四種工作狀態下[7]：①UP為0，DOWN為0，鑒頻鑒相器工作在0狀態下；②UP為0，DOWN為1，鑒頻鑒相器工作在1狀態下；③UP為1，DOWN為0，鑒頻鑒相器工作在-1狀態下；④UP為1，DOWN為1，為禁止狀態。

鑒頻鑒相器是上升沿觸發的器件，其工作狀態如圖5所示，由圖可知，Fref出現上升沿時，圖中用信號u2表示，將使鑒頻鑒相器進入下一個更低的狀態，直到進入狀態-1；Fvco出現上升沿的時候，圖中用信號u1表示，將使鑒頻鑒相器進入下一個更高的狀態，直到進入狀態1。

在設計鑒頻鑒相器的時候要盡量減小死區效應的影響，從而減小電荷泵輸出端的電壓毛刺。本論文通過減小MOS晶體管的尺寸，以及在D觸發器和邏輯與門之間加入buffer的方法來減小死區效應的影響。

鎖存器的級聯可以組成D觸發器，用于鑒頻鑒相器的D觸發器有復位端，所以需要在原有鎖存器的基礎上加上復位晶體管，加過復位晶體管的MCML鎖存器如圖3所示。將鎖存器按照圖6的方法級聯就得到了MCML的D觸發器，將此D觸發器按照圖4的結構來設計鑒頻鑒相器。用HSpice進行仿真，得出仿真的結果。

如圖7是MCML鑒相器的仿真波形圖，仿真使用的輸入有一定相位差的1GHz的方波，由于MCML鎖存器最小延遲為98ps，所以在周期為1ns的信號輸入下能夠正常的工作。所使用的電壓為1.8V，電壓擺幅為0.6V，PD總電流為916，功耗為1.648mW。

5 結論

基于MCML設計了與門/與非門、帶復位的鎖存器；用設計的MCML單元邏輯電路設計了鑒相器，包括D觸發器和與門；基于SMIC 0.18標準CMOS工藝庫，用Cadence Virtuoso設計鑒相器的電路，用HSpice進行了仿真，得到了鑒相器的仿真波形。與傳統的CMOS鑒相器相比較，MCML鑒相器具有電壓擺幅小、抗噪聲能力強、高頻下功耗低等優點，可以應用于高速的全數字鎖相環的設計中。

【參考文獻】

【1】司龍，胡貴才，熊元新.一種新型的高性能鑒頻鑒相器[J].微電子學與計算機，2006（07）：188-191.

【2】梁蓓，馬奎，傅興華.MOS電流模邏輯加法器結構設計[J].微電子學與計算機，2013（02）：60-64.

【3】孫境余，王春雷，侯力梅，等.CMOS鎖相環中鑒頻鑒相器的研究[J].黑龍江大學自然科學學報，2016（03）：416-420.

【4】梁蓓，馬奎，傅興華.MOS電流模邏輯分頻器設計[J].微電子學與計算機，2012（10）：157-160+165.

【5】Khabirim Shahnam， Shams Maitham. A Mathematical Programming Approach to Designing MOS Current-Mode Logic Circuits[J]. Circuits and Systems，2005（3）： 2425-2428.

【6】Best Roland E. 鎖相環設計、仿真和應用[M]. 北京： 清華大學出版社，2003.

【7】李煒. 基于鑒頻鑒相器和電荷泵的快速鎖定頻率合成器的研究[D]. 武漢：華中科技大學，2012.