基于FPGA的函數(shù)信號(hào)發(fā)生器的實(shí)現(xiàn)

黃毓芯

基于FPGA的函數(shù)信號(hào)發(fā)生器的實(shí)現(xiàn)

黃毓芯

（閩南理工學(xué)院電子與電氣工程學(xué)院，福建石獅362700）

函數(shù)信號(hào)發(fā)生器作為信號(hào)源在電子測(cè)量以及各種實(shí)驗(yàn)研究領(lǐng)域中的使用必不可少，伴隨測(cè)量技術(shù)以及現(xiàn)代通信的飛速發(fā)展，對(duì)信號(hào)發(fā)生器的穩(wěn)定性提出了更高的要求，因此，開發(fā)一款高穩(wěn)定性的信號(hào)發(fā)生器具有重大意義。以QuartusII軟件為開發(fā)平臺(tái)，采用VHDL輸入方式實(shí)現(xiàn)設(shè)計(jì)。利用模塊化的設(shè)計(jì)思想實(shí)現(xiàn)方案設(shè)計(jì)，產(chǎn)生六種不同的輸出信號(hào)，并設(shè)置六選一多路選擇開關(guān)，對(duì)所需波形進(jìn)行切換與選擇。給出了仿真波形圖，驗(yàn)證了方案的可行性，并存有擴(kuò)展空間。關(guān)鍵詞：信號(hào)發(fā)生器；VHDL；QuartusII；多路選擇控制

函數(shù)信號(hào)發(fā)生器作為簡(jiǎn)易的信號(hào)源，在測(cè)量?jī)x器、部隊(duì)設(shè)備技術(shù)保障、儀表和計(jì)算機(jī)等技術(shù)領(lǐng)域應(yīng)用十分廣泛，并且在這些技術(shù)領(lǐng)域，經(jīng)常需要用到各種各樣波形的函數(shù)信號(hào)發(fā)生器，信號(hào)發(fā)生器已成為測(cè)試儀器中至關(guān)重要的一類。開發(fā)一款高穩(wěn)定性的信號(hào)發(fā)生器具有重大意義，可產(chǎn)生六種不同的輸出信號(hào)，并通過(guò)六選一多路選擇開關(guān)，對(duì)所需波形進(jìn)行切換與選擇。

1 發(fā)展現(xiàn)狀

信號(hào)發(fā)生器的設(shè)計(jì)方法有很多，其設(shè)計(jì)技術(shù)也越來(lái)越先進(jìn)。在集成電路的飛速發(fā)展及技術(shù)融合形勢(shì)下，采用集成電路實(shí)現(xiàn)各種不同波形要求的信號(hào)源成為一種炙手可熱的手段。而近幾年FPGA（Field Programmable Gate Array，即現(xiàn)場(chǎng)可編程門陣列）技術(shù)的快速發(fā)展和廣泛應(yīng)用，由于其可縮短研發(fā)周期及其自身的優(yōu)勢(shì)，很好地解決了傳統(tǒng)信號(hào)發(fā)生器帶來(lái)的一些問題，因此，開發(fā)一種基于FPGA的高穩(wěn)定性的信號(hào)發(fā)生器具有重要的意義。

33250A型發(fā)生器是一種由美國(guó)安捷倫生產(chǎn)的可產(chǎn)生任意波形的信號(hào)發(fā)生器，其產(chǎn)生的波形具有穩(wěn)定性高、精度高和不易失真等特點(diǎn)。S1000型信號(hào)發(fā)生器則是我國(guó)生產(chǎn)的一種信號(hào)發(fā)生器，其結(jié)合了DDS及鏡像技術(shù)，產(chǎn)生了高精度、寬頻帶的數(shù)字掃描源。目前有各式各樣的信號(hào)發(fā)生器活躍于市面上，而它們的設(shè)計(jì)多基于純硬件，其穩(wěn)定性不高。而采用專用的DDS芯片技術(shù)的函數(shù)信號(hào)發(fā)生器，其成本又太高。采用FPGA技術(shù)比起專用芯片功耗低、成本低，相較于單片機(jī)、模擬電路的實(shí)現(xiàn)方式集成度更高、穩(wěn)定性更好。因此，F(xiàn)PGA為信號(hào)發(fā)生器的發(fā)展提供了一種新的設(shè)計(jì)方法和思路。

2 設(shè)計(jì)思路

本設(shè)計(jì)方案在Quartus II9.0平臺(tái)上進(jìn)行仿真驗(yàn)證，運(yùn)用VHDL語(yǔ)言與原理圖混合輸入的設(shè)計(jì)方法。底層功能模塊采用VHDL語(yǔ)言進(jìn)行描述，VHDL在描述數(shù)字系統(tǒng)方面有顯著的優(yōu)勢(shì)，因而常常被應(yīng)用于仿真各種數(shù)字系統(tǒng)，小至幾個(gè)邏輯門，大至功能繁多的復(fù)雜系統(tǒng)，其靈活性較強(qiáng)。頂層文件采用原理圖輸入的設(shè)計(jì)方法。本設(shè)計(jì)采用自頂向下的分模塊設(shè)計(jì)思路，便于設(shè)計(jì)過(guò)程中調(diào)試及錯(cuò)誤排查，大大地提高開發(fā)效率。

本多功能函數(shù)信號(hào)發(fā)生器可以產(chǎn)生多種不同的波形。其中有鋸齒波、三角波、階梯波、方波和正弦波[2]。而鋸齒波又分為遞增和遞減兩種類型。系統(tǒng)包括六個(gè)波形產(chǎn)生模塊及一個(gè)選擇控制模塊。本設(shè)計(jì)運(yùn)用VHDL語(yǔ)言編寫程序，實(shí)現(xiàn)了各種波形的產(chǎn)生，并且最后通過(guò)6選1多路開關(guān)的設(shè)計(jì)，實(shí)現(xiàn)了對(duì)需要波形的選擇。

3 系統(tǒng)實(shí)現(xiàn)

3.1 波形發(fā)生模塊

該設(shè)計(jì)的仿真波形輸出是以描點(diǎn)的形式，分析輸出波形的形態(tài)以驗(yàn)證該波形發(fā)生器的設(shè)計(jì)正確與否。在波形輸入中，為輸入端添加激勵(lì)，設(shè)置一個(gè)初始值，經(jīng)過(guò)運(yùn)算整理獲得波形其他點(diǎn)的輸出值，將這些點(diǎn)依次輸出，由此獲得不同類型波形的輸出。比如本信號(hào)發(fā)生器中的遞增鋸齒波，首先設(shè)置tmp端口的起始點(diǎn)為“00000000”；設(shè)定時(shí)鐘上跳沿時(shí)觸發(fā)，每次時(shí)鐘觸發(fā)都將引起tmp的值加1，而當(dāng)tmp遞增為“11111111”時(shí)，tmp達(dá)到最大值。同時(shí)，對(duì)tmp值進(jìn)行清零，回到初始狀態(tài)，以此循環(huán)。在本設(shè)計(jì)中，利用波形輸出端口的信息可直截了當(dāng)?shù)夭榭吹叫盘?hào)的變化情況，通過(guò)分析其數(shù)字量可對(duì)該波形發(fā)生器的功能進(jìn)行仿真驗(yàn)證。本設(shè)計(jì)方案對(duì)六種不同功能的波形逐個(gè)進(jìn)行編程實(shí)現(xiàn)，在QuartusII平臺(tái)上編譯通過(guò)后，產(chǎn)生對(duì)應(yīng)的模塊文件如圖1所示。

圖1 六種波形封裝模塊

本系統(tǒng)設(shè)計(jì)了六種波形，分別是遞增鋸齒波、遞減鋸齒波、三角波、階梯波、方波和正弦波，這些模塊均設(shè)置了時(shí)鐘輸入端clk、復(fù)位端reset和波形輸出端q[7..0]。

3.2 波形選擇控制模塊

本系統(tǒng)使用VHDL編程實(shí)現(xiàn)數(shù)據(jù)六選一的選擇控制功能。在編程過(guò)程中，設(shè)置sel為選擇控制端，它的取值范圍為“000”到“101”，每個(gè)值分別對(duì)應(yīng)一個(gè)輸出端口，共六個(gè)不同的輸出通道。而這六個(gè)輸出通道分別接收d0，d1，d2，d3，d4，d5的輸入信號(hào)，即對(duì)應(yīng)六種波形的輸入端，響應(yīng)的波形發(fā)生模塊所產(chǎn)生的波形由端口q輸出。其部分主要程序如下：

通過(guò)對(duì)以上程序進(jìn)行編譯無(wú)誤后，封裝生成選擇控制模塊的模塊文件，如圖2所示。

圖2 六選一數(shù)據(jù)選擇控制模塊

以上的六選一數(shù)據(jù)選擇器模塊，其中sel端口為外部輸入選擇信號(hào)，d0、d1、d2、d3、d4、d5分別連接六個(gè)波形發(fā)生模塊，以二進(jìn)制形式給sel幅值，由000至101進(jìn)行選擇相應(yīng)的通道。q為輸出端口，將選中的波形信息的數(shù)字代碼輸出。

3.3 系統(tǒng)頂層設(shè)計(jì)

將上述六個(gè)波形發(fā)生模塊及波形選擇控制模塊封裝成模塊文件，作為頂層電路原理圖的元件。頂層文件采用原理圖的輸入方式。原理圖如圖3所示，原理圖包括的七個(gè)模塊分別來(lái)自上述的六個(gè)波形產(chǎn)生模塊及一個(gè)波形選擇控制模塊，并添加時(shí)鐘信號(hào)、復(fù)位信號(hào)和選擇控制信號(hào)三個(gè)輸入端，及一個(gè)波形輸出端。

圖3 頂層文件電路圖

4 系統(tǒng)仿真

4.1 仿真設(shè)計(jì)思路

reset為復(fù)位鍵，低電平有效，當(dāng)reset為0時(shí)，信號(hào)發(fā)生器復(fù)位清零不產(chǎn)生任何波形信號(hào)[3]。只有當(dāng)reset為1時(shí)，才可進(jìn)行波形信號(hào)的選擇控制。通過(guò)設(shè)置sel為不同的值，可以實(shí)現(xiàn)選擇不同的波形輸出；如當(dāng)sel=“000”時(shí)產(chǎn)生遞增鋸齒波；當(dāng)sel=“001”時(shí)產(chǎn)生遞減鋸齒波；當(dāng)sel=“010”時(shí)產(chǎn)生三角波；當(dāng)sel=“011”時(shí)產(chǎn)生階梯波；當(dāng)sel=“100”時(shí)產(chǎn)生方波；當(dāng)sel=“101”時(shí)則產(chǎn)生正弦波。

4.2 功能仿真

如圖4所示，輸入的選擇信號(hào)sel為000時(shí)，信號(hào)發(fā)生器在頂層電路仿真輸出的波形，在每個(gè)時(shí)鐘上升沿，輸出加1，從波形圖上也可以看到，輸出信號(hào)由00000000逐1遞增，直至11111111，從而得到了遞增波形，并且其周期為時(shí)鐘周期的256倍。因此，從調(diào)試得到的波形圖可知，程序設(shè)計(jì)實(shí)現(xiàn)了遞增波形的產(chǎn)生功能。

圖4 遞增鋸齒波仿真波形

控制信號(hào)sel設(shè)置成011時(shí)，信號(hào)發(fā)生器在頂層電路的仿真輸出的波形，與之前設(shè)計(jì)的遞增波形比較不難發(fā)現(xiàn)，階梯波與遞增波形是類似的，其區(qū)別在于，階梯波階梯增量為16，而遞增波形的階梯增量是1。并且在階梯波的設(shè)計(jì)中應(yīng)注意，階梯增量應(yīng)設(shè)置為2n，只有這樣才能保證階梯的每一層的階梯高度是一樣的。本設(shè)計(jì)程序?qū)崿F(xiàn)的階梯波的產(chǎn)生如圖5所示。

圖5 階梯波仿真波形

而當(dāng)控制信號(hào)sel設(shè)置成100時(shí)，信號(hào)發(fā)生器在頂層電路的仿真輸出的波形，在程序的調(diào)試下實(shí)現(xiàn)了方波的產(chǎn)生。輸出信號(hào)為00000000與11111111交替出現(xiàn)，分別對(duì)應(yīng)波形的低電平和高電平。本設(shè)計(jì)是通過(guò)設(shè)置的計(jì)數(shù)周期，之后對(duì)輸出信號(hào)進(jìn)行翻轉(zhuǎn)，從而得到所需的波形。本設(shè)計(jì)程序?qū)崿F(xiàn)了產(chǎn)生方波的功能，如圖6所示。

圖6 方波仿真波形

4.3 仿真結(jié)果分析

從以上仿真結(jié)果可以看出，基于FPGA的函數(shù)信號(hào)發(fā)生器正常工作，并且可實(shí)現(xiàn)各種波形的輸出，輸出比較穩(wěn)定，無(wú)明顯的毛刺。通過(guò)設(shè)置sel的值實(shí)現(xiàn)選擇控制，可以輸出不同的波形，同時(shí)系統(tǒng)配有復(fù)位鍵reset，可以實(shí)現(xiàn)復(fù)位的功能?？梢哉f(shuō)，各個(gè)模塊的設(shè)計(jì)功能均符合設(shè)計(jì)要求，仿真結(jié)果與理論相符合。

5 結(jié)束語(yǔ)

函數(shù)信號(hào)發(fā)生器在實(shí)驗(yàn)室以及工業(yè)場(chǎng)所都被大量使用著，基于FPGA的信號(hào)發(fā)生器是較為理想的信號(hào)產(chǎn)生模型。FPGA是當(dāng)前數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域比較火熱的一種工具，使用VHDL語(yǔ)言描述硬件系統(tǒng)使得FPGA技術(shù)有了更廣闊的應(yīng)用領(lǐng)域，有著其他信號(hào)發(fā)生器所無(wú)法比擬的優(yōu)勢(shì)，它不僅能很大程度地縮短設(shè)計(jì)周期，減少成本，且能提高系統(tǒng)的可靠性。本設(shè)計(jì)方案可實(shí)現(xiàn)輸出六種不同類型波形，分析波形結(jié)果可知本系統(tǒng)功能正確可行，系統(tǒng)結(jié)構(gòu)簡(jiǎn)易，可由此作為實(shí)物生產(chǎn)的理論依據(jù)。同時(shí)，本系統(tǒng)拓展性比較好，如可通過(guò)增加控制端口進(jìn)一步改進(jìn)為輸出頻率、幅值可調(diào)的信號(hào)，或者增加更多種類型的輸出波形，以貼近實(shí)際應(yīng)用的波形信號(hào)，有一定的實(shí)用價(jià)值。

[1]劉靜森.便攜式函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)[J].電子制作，2013（06）：16-16.

[2]鄧霞.一種基于DDS的新型任意波形發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)[J].順德職業(yè)技術(shù)學(xué)院學(xué)報(bào)，2011（02）：10-14.

[3]張秀艷，李雪冰.基于EDA仿真技術(shù)的函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)[J].科學(xué)技術(shù)與工程，2009（14）：155-158.

The Realization of the Function Signal Generator Based on FPGA

HUANG Yu-xin
（Minnan University of Science And Technology，School of Electrical and Electronic Engineering，Shishi Fujian 362700，China）

Function signal generator as the signal source used in the field of electronic measurement and various experimental research is essential，with measurement technology and the rapid development of modern communication，puts forward higher requirements on the stability of the signal generator.USES the QuartusII software as a development platform，USES the VHDL inputmode using the modular design idea implementation scheme design，produce six different output signals，and set up the six selected a multi-channel switch. Simulation waveform is given in figure，verify the feasibility of scheme，coexist with patulous space.

signal generator；VHDL；QuartusII；multiple selection

TP332

A

1672-545X（2017）02-0155-04

2016-11-15

黃毓芯（1984－），女，福建石獅人，碩士，講師，研究方向：電子與通信工程。