基于DSP和FPGA的被動聲探測實時采集系統設計

孫昌君, 李立京, 鄭 帥, 宋舒雯

(北京航空航天大學 儀器科學與光電工程學院，北京 100191)

基于DSP和FPGA的被動聲探測實時采集系統設計

孫昌君, 李立京, 鄭 帥, 宋舒雯

(北京航空航天大學 儀器科學與光電工程學院，北京 100191)

為了給被動聲探測技術研究提供實驗驗證平臺，設計了一種可以進行實時數據采集和處理的系統方案。整個系統以數字信號處理器(DSP)和現場可編程門陣列(FPGA)為基本架構，由FPGA控制模數轉換器(ADC)采集數據，通過USB 2.0電路將數據傳送給個人計算機(PC)，用于初期的離線驗證；FPGA將采集到的數據通過外部存儲器接口(EMIF)傳遞給DSP，用于實時處理。實驗證明：系統實現了被動聲探測中的實時數據采集、離線數據存儲。數據采集與數據處理分別由不同處理器執行，提高了系統的響應速度與處理性能，能夠滿足探測系統的實時性要求。

被動聲探測； 數據采集； 數字信號處理器； 現場可編程門陣列

0 引 言

被動聲探測技術是利用聲傳感器獲取聲音信息，以實現對目標識別和定位的技術。被動聲探測技術具有獨特的優勢[1]：隱蔽性好，不易被發現和摧毀；不受光線和可見度限制；聲波繞射能力強，沒有雷達、紅外等探測的工作盲區；系統結構簡單，成本低。目前，在軍事領域、工業領域、醫療領域、安全監控等領域均有著廣泛的應用。特別在軍事領域，我國在20世紀90年代開始進行研究，目前還未見成熟產品[2]。

小基陣被動聲探測系統放布靈活、便攜，即可獨立測定目標方位，又可聯合測定目標的坐標[2]。本文在研究4元小基陣聲傳感器被動聲探測系統的基礎上，設計了基于數字信號處理器(DSP)與現場可編輯門陣列(FPGA)的被動聲探測實時數據采集系統。實現了實時數據采集與處理，同時,在系統執行過程中可以將采集的數據實時傳送到上位機中進行數據處理與存儲，離線存儲的數據可用于Matlab算法驗證與優化。不同于以往的單處理器同時進行數據采集與處理，系統的執行效率低，該系統充分發揮了FPGA高速信號采集與DSP高效信號處理能力，提高了效率。

1 系統方案設計

本文設計了基于光纖聲傳感器的被動聲探測實時信號采集系統，系統框架設計如圖1所示。

圖1 系統框架圖

4路聲傳感器輸出的模擬信號，經過信號預處理后，由FPGA控制ADC采集信號，判斷是否檢測到聲源目標，實現目標預警。在未檢測到有效信號時， DSP處于休眠狀態，以降低系統功耗。檢測到有效信號后FPGA發送信號喚醒DSP，將采集的數據通過EMIF接口傳送給DSP，由DSP進行數據處理。系統設計了USB接口用于實時離線數據采集，實現算法離線驗證、優化。

2 系統硬件電路設計

2.1 信號預處理電路與ADC采集電路

信號預處理電路將聲傳感器接收的信號進行無失真放大、噪聲濾除。其硬件電路由前置放大電路、濾波電路、自動增益控制電路組成[3,4]。系統采用高精度儀表運算放大器INA128作為前置放大器，用于信號放大、阻抗匹配。濾波用于濾掉信號中的高頻噪聲和低頻漂移，提高信噪比。系統采用MAXIM公司單片集成的連續時間有源濾波器MAX274構造帶通濾波器[5]。當聲源目標距離變化較大時，聲傳感器接收的信號強弱相差很大。為使信號平穩，放大器選用數控增益[6,7]。系統采用AD公司的程控增益放大器AD526進行增益控制。增益控制器選用內部集成ADC的MSP430F5529低功耗單片機。

系統采集的目標主要為低頻聲音信號，頻率低于1 kHz，時延估計精度隨采樣頻率的提高而提高，綜合考慮系統運算量，選用AD公司的四通道采樣頻率為200 kSPS的16位同步采樣ADC—AD7606，能夠滿足系統需求。AD7606內部基準電壓源存在一定漂移，因此,采用2.5 V低噪聲低漂移電源芯片ADR421AR作為參考源。

2.2 USB2.0通信電路

USB2.0通信模塊將ADC采集的數據實時保存到PC中，用于離線數據處理及算法優化。系統采用CYPRESS公司的USB2.0芯片CY7C68013A，由于芯片內部沒有存儲器，外部連接一片E2PROM存儲USB驅動程序。數據端口采用8位數據線，以節約I/O開銷。USB的時序由FPGA控制，兩者之間的通信連接圖如圖2所示。

圖2 USB通信連接圖

2.3 DSP模塊電路

系統需要實現算法的實時處理，目前C6000系列的DSP芯片浮點數據處理能力較強，適合進行算法實時處理。系統采用TI公司的低功耗浮點型處理器TMS320C6748，其內核為C674x，最高主頻可達456 MHz，運算能力可達3 648/2 746 MIPS/MFLOPS。

2.3.1 DSP外圍接口

EMIF控制器是DSP中的儲存器控制器，為CPU提供一種和外部多種存儲器連接的方法[8]。C6748具有一個EMIF接口EMIFA，其時鐘頻率可達100 MHz。系統通過EMIFA接口連接FLASH和FPGA。FLASH采用Spansion公司的NAND FLASH S34ML01G200TFI00。EMIF與FPGA通信中將FPGA作為異步存儲器進行操作。

C6748具有DDR2專用接口，DDR2功耗低、速度快，能夠以4倍外部總線的速度讀寫數據，能夠降低數據讀寫帶來的延遲。系統采用Micon公司的DDR2 SDRAM MT47H64M16HR—25，時鐘信號采用差分時鐘，最高頻率達150 MHz。

2.3.2 DSP與FPGA通信接口電路

FPGA采用Xilinx公司的Spartan—6系列，型號為XC6SLX16—3CSG324C。系統采用的配置模式為主串模式，存儲器選用Xilinx公司的XCF04S—VO20C。

在DSP與FPGA的通信中，FPGA利用內部的RAM構建存儲器，FPGA設計為DSP的一個外部存儲器，FPGA將采集的數據存放到構建的存儲器中，存儲完成后發出中斷信號，DSP通過EMIFA接口讀取數據，從而實現DSP與FPGA的并行通信[8]。文中在FPGA內部構建真實的雙口RAM。FPGA中雙口RAM的實現采用Xilinx CORE GeneratorTM工具中的IP核Block Memory Generator。DSP作為從設備，由FPGA控制其復位，通信連接圖如圖3所示。

圖3 DSP與FPGA通信連接圖

3 系統軟件設計

設計主要包括FPGA端和DSP端。FPGA端包括：ADC控制、USB控制、EMIFA通信。DSP端主要包括EDMA數據傳輸和算法處理。

3.1 FPGA端軟件設計

3.1.1 ADC控制

ADC由FPGA進行邏輯控制，能夠實現高效、精準的控制[9]。首先進行ADC初始化：復位芯片、設置采樣模式；啟動ADC轉換器；FPGA循環檢測忙信號，判斷是否完成轉換，當轉換完成便關閉轉換信號，進行4通道信號讀取；讀取數據時依次讀取各通道數據，由拉低讀信號控制時序，讀信號連續拉低4次完成數據的讀取；讀取完成后由FPGA將數據存儲到內部的RAM中，之后向DSP發送中斷信號，同時開啟ADC轉換信號，進行下一次轉換。

連接硬件系統，將AD通道1連接2.5 V電壓，對應數字量2 000，其它通道接地。利用邏輯分析儀ChipScope對AD采集硬件在線仿真的時序圖如圖4所示。

圖4 ADC控制在線仿真時序圖

3.1.2 USB通信

USB通信由FPGA控制，用于將ADC采集的數據傳輸到PC機中。系統寫數據為主，采用同步Slave FIFO的塊傳輸模式。寫時序主要由5個狀態。空閑狀態：ADC一次轉換完成時觸發寫事件，進入狀態1；狀態1：根據FIFOADR指向的地址選擇端點號后進入狀態2；狀態2：根據所選擇端點的FIFO狀態標志位，確定是否將數據寫入，若FIFO為滿狀態，則在該狀態等待，直至滿狀態無效時進入狀態3；狀態3：保持寫信號SLWR有效，將待寫入數據送入數據線上，持續一個IFCLK時鐘后進入狀態4；狀態4：若繼續寫入數據則進入狀態2，否則寫入完成并進入空閑狀態。

將ADC采集數據CH1通道數據寫入USB中，利用ChipScope對USB2.0通信在線仿真的時序圖如圖5所示。

圖5 USB2.0通信在線仿真時序圖

3.1.3 EMIFA通信

FPGA端將傳遞的數據準備好后，通過I/O端口向C6748發出中斷請求，通知C6748讀取數據。C6748在中斷服務函數中讀取數據，當C6748讀數據時，拉低片選EMA_CS2、讀使能EMA_OE，拉高寫使能EMA_WE；信號在操作地址時由DSP內部邏輯自動完成。FPGA通過檢測片選、讀使能、寫使能三個信號判斷DSP的讀請求，檢測到讀請求時，將相應地址的數據送至數據總線[6]。

將C6748程序下載到FLASH中，保證DSP正常工作，利用ChipScope對FPGA與C6748通信過程在線仿真的時序圖如圖6所示。

圖6 EMIFA通信在線仿真時序圖

3.2 DSP端軟件設計

C6748上電后，由FPGA控制其復位，之后進行系統初始化。DSP初始化主要包括：PLL初始化,DDR2初始化,FLASH初始化,I/O初始化,EMIFA初始化,中斷初始化,PSC模塊管理初始化。當FPGA準備好一次傳輸的數據時發出一個脈沖信號，C6748的I/O0[14]管腳中斷設置為上升沿觸發。當檢測到上升沿時觸發I/O中斷，C6748內部的EDMA3控制器檢測到GPIO中斷事件，觸發EDMA3傳輸中斷，將數據快速轉移到C6748的DDR2存儲器中。在傳輸過程中，設置一個計數器，在每次存儲數據時累加，將存儲深度設為1 024，當存儲的數據量達到系統預設長度時，關閉I/O外部中斷、停止數據存儲，由CPU進行數據處理，完成時延估計與定位解算，系統的程序流程如圖7所示。

圖7 系統軟件流程

4 系統測試

為了驗證系統的準確性，進行了實際采集測試，系統聲傳感器采用全方位、副相一致性好的光纖聲傳感器MKM—1150。聲傳感器頻率響應范圍為10～14 kHz，靈敏度為100 mV/Pa。陣列為間距1m的4元十字陣，將傳感器置于十字臂前端。信息采集的對象為人的聲音，硬件系統采樣率設置為100 kHz，在離線數據采集中通過USB將數據傳送至PC保存，利用Matlab截取1 024個采樣點進行繪制得到采集的4路聲音信號如圖8所示。

圖8 4路聲音信號波形圖

5 結 論

本文完成了基于DSP與FPGA硬件架構的被動聲探測實時數據采集系統的設計，實現了實時數據采集、離線數據存儲。數據采集與數據處理分別由不同處理器執行，提高了系統的響應速度與處理性能，能夠滿足探測系統的實時性要求。系統結構緊湊、低功耗、實時性強。經過測試ADC采樣率為100 kSPS情況下，USB2.0離線數據采集速率測試達31.14 MB/s，滿足需求；EMIFA接口通信中速率可達46.96 MB/s。系統為被動聲探測技術的研究和算法驗證提供了良好的實驗平臺方案，具有很高的實際應用價值。

[1] 靳 瑩，楊潤澤.聲測定位技術的研究現狀[J].電聲基礎，2007,31(2):4-8.

[2] 馬弛州，滕鵬曉，楊亦春,等. 分布式實時被動聲定位系統研究[J].探測與控制學報，2007,29(1):18-22.

[3] 王燕妮.被動聲探測定位技術研究[D].太原：中北大學，2006.

[4] 曹一江，孫志斌，劉 曉，等.為駐極體聲傳感器信號采集系統研究[J].傳感器與微系統，2006,25(10):19-21.

[5] 王 輝.聲紅外復合末敏彈的聲探測技術研究[D].南京：南京理工大學，2007.

[6] 許占偉.基于DSP的被動聲定位技術研究[D].南京：南京理工大學，2002.

[7] 蔡克榮，陳 銘.基于五元立體聲陣的被動定位系統設計[J].傳感器與微系統，2016,35(4):67-72.

[8] 李 凱.基于TMS320C6748高速DSP信號處理模塊設計[D].哈爾濱：哈爾濱工程大學，2013.

[9] 綦 磊，張 濤，梅 瑋，等.基于FPGA的高速信號采集平臺設計[J].傳感器與微系統，2011,30(9):79-81.

Design of real-time data acquisition system for passive acoustic detection based on DSP and FPGA

SUN Chang-jun, LI Li-jing, ZHENG Shuai, SONG Shu-wen

(School of Instrument Science and Opto-electronics Engineering,Beihang University,Beijing 100191,China)

In order to provide experimental verification platform for passive acoustic detection technology research,a system scheme for real-time data acquisition and processing is designed.The system is based on digital signal processor(DSP)and field programmable gate array(FPGA).FPGA controls the anolog digital converter(ADC)collecting data and transferring data to PC through USB 2.0 circuit for early off-line verification; FPGA transfers the collected data to DSP though external memory interface(EMIF)for real-time processing.Experiment shows that the system realizes the real-time data acquisition,off-line data storage in the passive acoustic detection system.The data acquisition and data processing are carried out by different processors which can improve response speed and processing performance of the system and satisfy the real-time requirement of the system.

passive acoustic detection; data acquisition; digital signal processor(DSP); field programmable gate array(FPGA)

2016—06—24

10.13873/J.1000—9787(2017)06—0105—03

TN 912.11

A

1000—9787(2017)06—0105—03

孫昌君(1990-)，男，碩士研究生,研究方向為探測制導與控制,E-mail:changjun_sun@163.com。