一種降抖動的位同步環路設計與實現

張 盼，鐘 升，張 琦，楊 恒

（1.西安微電子技術研究所 陜西 西安710054；2.西安通信學院 陜西 西安 710106）

一種降抖動的位同步環路設計與實現

張 盼1，鐘 升1，張 琦1，楊 恒2

（1.西安微電子技術研究所 陜西 西安710054；2.西安通信學院 陜西 西安 710106）

針對通信系統中位定時環路自噪聲過大的問題，改進了傳統Gardner位同步環路，采用改進型Gardner算法與PSO算法優化的預濾波器相結合的方式，從定時誤差檢測和波形預處理兩方面有效抑制了環路的定時誤差抖動，提升了環路收斂速度。通過算法仿真，驗證了該改進環路的正確性和有效性；通過FPGA驗證，表明了該環路的可實現性和良好的工程應用價值。

位同步環路；改進型Gardner算法；PSO算法；定時誤差抖動；FPGA

在數字通信系統中，為了實現正確的數據通信任務，需要實現多種同步功能。位同步是同步系統的關鍵，其質量的好壞直接影響整個通信系統的性能。因此，關于位同步的研究和算法層出不窮，其中Gardner算法[1]具有不受載波相偏影響、實現簡單等優點，在數字同步通信系統中被廣泛應用。然而傳統Gardner算法的定時誤差檢測在環路收斂后仍存在較大的自噪聲，造成定時誤差抖動較大[2]，繼Gardner后的國內外學者提出了很多改進方法，主要分為兩大類，算法改進類[3]和波形預處理類[4]。文中采用粒子群算法[5]和誤差檢測算法相結合的改進方案，有效抑制了傳統環路自噪聲較大的缺陷，明顯減小了定時誤差抖動，大大改善了位同步系統的性能。

1 傳統位同步環路

傳統位同步環路采用數字鎖相環[6]結構，包括內插濾波器、定時誤差檢測、環路濾波器和數控振蕩器4個部分，其結構框圖如圖1所示。

圖1 傳統Gardner位同步環路結構框圖

如圖1所示，定時誤差檢測器估算出第m點信號經過插值濾波器輸出的信號Y（mTi）的誤差E（m），然后送入環路濾波器，去除干擾后，提取出平穩分量W（m），接著送入到NCO控制單元，產生內插基Km點和小數間隔Um，最后插值濾波器根據兩個控制量進行插值運算調整m+1點的定時相位及頻率的偏差，不斷進行反饋調節，最終達到穩定。各模塊設計詳見文獻[7-9]。

傳統Gardner算法的定時誤差檢測為：

y（m）表示第 m 個碼元值，y（m-1/2）表示位于第m個碼元和第（m-1）個碼元的中間時刻的樣點值。該方法中定時誤差檢測是通過前后兩個碼元的樣點極性差值來調整定時的方向，兩個碼元中間時刻的樣點的值的大小來體現調整誤差的大小。

傳統Gardner位同步環路的定時誤差時鐘是固定的且是獨立于碼元周期的，由于其不需要反饋控制采樣時鐘，適合于高碼率及多種調制方式的位同步。但是由于環路收斂后定時誤差檢測器仍存在較大的自噪聲，將引起定時誤差抖動，影響環路的穩定性，本文針對該問題，提出了改進方案，以減小定時誤差抖動，提高環路的穩定性。

2 位同步環路的改進方案

為了進一步降低定時誤差對系統性能的影響，本文對傳統環路進行了改進，其改進型環路結構如圖2所示。

圖2 改進位同步環路結構

如圖2所示，文中采用改進型Gardner定時誤差檢測算法和優化預濾波相結合的位同步環路，從兩方面更加有效的抑制環路噪聲，提升環路的同步性能。

信號受到信道影響后，若存在相鄰符號跳變，即使采樣正確，其誤差檢測的輸出也不為0，如文獻[10]中所示，改進型Gardner定時誤差檢測輸出可表示為：

應用改進型算法雖然在一定程度上降低了環路自噪聲對信號的影響，但是由于只依靠環路濾波器濾除噪聲能力有限，效果并不是很明顯，很多學者提出了對信號進行波形預處理，即在定時誤差檢測前先對信號進行預濾波，以更有效地濾除環路自噪聲，提升環路性能。傳統FIR濾波器設計通常采用窗函數法和頻率采樣法，前者計算簡單但不能較好折衷過渡帶與幅頻響應誤差間的矛盾，后者從頻域處理原理簡單，但不易精確確定其阻帶和通帶的邊界頻率且使用傳統查表法，不能保證數據最優[11]。為了更好地改善濾波器性能，文中采用計算量小，易于實現的粒子群優化算法設計濾波器，該算法通過搜尋使適應度函數最小的情況來得到最優濾波器，以更好的濾除絕大部分的帶外噪聲。

由文獻[12]可知，定時誤差檢測器輸出在頻帶-（1-α）π≤w≤（1-α）π 不存在定時誤差信息，該部分為帶外噪聲，為了減少定時誤差抖動方差，可在誤差檢測前加入高通濾波器，濾除不攜帶定時誤差信息的噪聲部分，減小定時誤差抖動。則該濾波器理想的幅頻響應為：

設N階FIR濾波器的頻率響應為：

粒子群優化算法通過適應度來確定當前粒子位置的優劣性，搜尋全局最優解[13]，若設FIR濾波器的理想頻率響應為 Hd（ejw），則所設計的濾波器為 Hd（ejw）與理想濾波器的誤差平方和為適應度函數F，則

由上式可知 F 函數是以濾波器系數 h（0），h（1），…h（N-1）為N個未知量的函數，實際濾波器的設計即是選取最優的濾波器系數值使目標函數F最小。

對于應用PSO算法求解hi，我們以hi表示當前粒子的位置，以vi表示對應的速度，來進行編碼，按照下式來更新速度與位置：

其中k代表迭代次數，w表示慣性權重，pbest表示個體最優，gbest表示全體最優解，c1，c2為加速常數，它們使粒子向pbest和gbest位置運動，Rand（）表示（-1，1）的隨機數，vi受 vmax限制。 算法流程如圖3所示，最終輸出的gbest即為FIR濾波器系數的最優解[14]。

圖3 PSO算法流程圖

文中采用PSO算法進行FIR數字濾波器優化設計，參數設置如下：群體大小為100，參數維數為5，最大慣性權重為0.9，最小權重為0.4，最大速度為1，最大迭代次數為 1000，c1=c2=1.494 45。通過Matlab仿真搜尋得到優化的濾波器系數。

3 算法驗證與性能評析

利用Matlab 2012a軟件對改進型Gardner定時誤差檢測算法進行仿真，系統參數如下：高斯白噪聲信道下，符號速率為2 MHz，收發端滾降系數為0.35，載波頻偏為3 kHz。圖4為傳統位同步環路和改進位同步環路在不同信噪比下的定時誤差方差抖動方差曲線圖。圖5環路改進前后定時誤差輸出曲線和NCO輸出小數間隔uk收斂曲線對比圖如圖4所示。

圖4 定時誤差抖動方差曲線

圖4橫軸表示信噪比，縱軸表示環路定時誤差的方差，由圖可以看出傳統環路隨著信噪比的減小，定時誤差抖動增加的最快，而窗函數預濾波、優化預濾波與改進TED相結合的環路相對來說受信噪比影響較小，并且優化預濾波環路定時誤差方差相對于窗函數預濾波的環路定時誤差方差減小約90%。即說明在較低信噪比的情況下，優化預濾波和改進TED結合的方案仍然可以有效完成位同步功能。

圖5 改進前后位同步環路仿真結果圖

圖5中橫坐標表示輸入信號點個數，左圖縱坐標表示環路輸出的定時誤差幅度，右圖縱坐標表示環路輸出小數間隔。由上圖可知，傳統環路和改進環路的定時誤差輸出值分別在 [-0.2，02]，[-0.04，0.04]范圍內，傳統位定時環路在277點左右收斂，而改進后環路在162點左右收斂且抖動更小。

綜上所述，相較于傳統Gardner位同步環路，改進環路定時誤差抖動幅度約減小為原來的1/5，環路達到收斂所需點數更少且抖動較小，提升了整個系統的穩定性和準確性，利于后續的恢復與判決。

4 FPGA驗證

基于Xilinx的Virtex5系列芯片在其配套的ISE開發環境上用VHDL語言[15]進行設計實現。改進位同步環路的FPGA邏輯結構如圖6所示，各模塊聯系如下：NCO控制器產生內插基點間隔，進入插值濾波器模塊對輸入信號進行插值，計算出正確的內插點，其結果進入優化預濾波模塊進行消減噪聲后進入定時誤差檢測模塊TED，估計出相應的定時誤差經環路濾波器LF平滑濾波后去控制振蕩器輸出，系統如此循環并不斷的進行反饋調節。

經綜合實現后，應用Modelsim軟件對上述方案進行功能仿真，其仿真結果如圖7所示。

圖7中從上到下依次為傳統環路收斂曲線、定時誤差輸出曲線，改進環路環路收斂曲線、定時誤差輸出曲線，由圖可知傳統環路在76.6 μs處于收斂狀態，其定時誤差輸出幅度在[-220，220]范圍內，改進環路在49.6 μs進入收斂狀態，其定時誤差輸出幅度在[-40，40]范圍內。改進環路相較于傳統環路定時誤差幅度減小為原累的1/5且收斂速度有所提升，與MATLAB仿真結果一致，表明了該環路算法的有效性。綜上所述，改進位同步環路顯著減小了定時誤差幅度，提升了環路收斂速度。

圖6 改進位同步環的FPGA邏輯框圖

圖7 不同位同步環路調整誤差和定時誤差曲線

文中采用 Virtex5，MAX2830，AD9861等芯片構成收發板，對上述系統進行仿真驗證，經綜合實現生成bit文件后下載到FPGA芯片，經chipscope軟件抓取個接口數據，結果如圖8~10所示。

圖8 NCO控制輸出小數間隔曲線

由圖8可以看出NCO控制輸出的小數間隔收斂較好，抖動較小。由圖10可以看出，經改進位同步環路抽取后信號星座圖為一較窄的圓環，星座圖較聚攏，說明該環路有效進行了位定時抽取，且實現結構簡單，可靠性高，具有良好的工程應用價值。

圖9 抽取前信號星座圖

圖10 抽取后信號星座圖

5 結束語

文中提出的改進位同步環路，在應用改進型Gardner算法基礎上，采用PSO算法對預濾波器進行優化設計，有效降低了定時誤差抖動，能快速進行位定時抽取。通過Matlab仿真驗證，相較于傳統環路定時誤差幅度降為原來的1/5，且達到同步狀態所需點數也減小了約110個點，表明該位同步環路具有較好的收斂性、穩定性和準確性；通過FPGA驗證，該環路入鎖時間短，且實現結構簡單，通用性好，具有良好的工程應用價值。

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Design and implementation of a symbol synchronization loop to reduce timing jitter

ZHANG Pan1， ZHONG Sheng1， ZHANG Qi1， YANG Heng2
（1.Xi’an Microelectronics Technology Institute， Xi’an 710054， China；2.Xi'an Communication Insititutes， Xi’an 710106， China）

To reduce the self-noise of the symbol timing synchronization loop in a communication system，an improvement of the symbol synchronization loop based on the traditional Gardner algorithm is proposed，using modified Gardner algorithm and optimized prefilter by PSO algorithm to effectively suppress the timing jitter and quicken the convergence rate.The correctness and effectiveness of the improved algorithm is verified by the simulation，and the verification on FPGA indicates that it has a great value in engineering application.

symbol synchronization loop；modified Gardner algorithm；PSO algorithm；timingjitter；FPGA

TN919.3

A

1674－6236（2017）12-0138-05

2016-03-28稿件編號：201603367

張 盼（1990—），女，陜西咸陽人，碩士研究生。研究方向：無線通信。