基于O-QPSK傳輸調制兩點合成低功耗ZigBee收發器

蔣惠萍

(青島理工大學(臨沂) 總務部，山東 臨沂 273400)

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基于O-QPSK傳輸調制兩點合成低功耗ZigBee收發器

蔣惠萍

(青島理工大學(臨沂) 總務部，山東 臨沂 273400)

為降低ZigBee收發技術傳輸能耗，提出基于O-QPSK傳輸調制兩點合成低功耗ZigBee收發器設計方法。首先，針對ZigBee收發器進行架構設計研究，在TX部件內的MAC中根據先入先出(FIFO)方式對傳輸數據進行選擇，提高有效載荷和幀起始符(SFD)字段的長度，并使用O-QPSK調制對傳輸字符進行處理；其次，重新設計ZigBee收發器關鍵部件，設計了頻率合成器的兩點調制方法，并設計了低噪聲和功率放大器；最后，通過實驗仿真對所設計ZigBee收發器進行了性能驗證，顯示所提方法在數據傳輸節能性能以及共存性能上優勢明顯。

CMOS集成；低能耗；ZigBee收發器；兩點合成；O-QPSK調制

0 引言

目前，ZigBee技術因其高效低功耗連接和單一網絡的大量設備容納能力，已廣泛應用在各種場合，可實現基于傳感器的監測和控制[1-2]。ZigBee與其他無線個人區域網(WPAN)標準相比，具有更低的延遲，同時，因它不需要任何網絡同步，可通過自身的加密提供一個高度安全的網絡。由于這些特點，可在許多生物醫學和醫療領域使用ZigBee技術，如健康監測方面[3]。

由于CMOS原型的ZigBee首先被提出，許多學者對其進行了改進，以實現更高的集成度、更好的性能和較低的功耗[4]。然而，ZigBee需要與其他現有的無線電收發器和藍牙共享一個2.4 GHz的工業、科學和醫療(ISM)波段。因此，ZigBee與WLAN和藍牙的共存成為一個日益重要的問題。最近，為了滿足各種短距離數據傳輸標準，有研究實現了多標準的無線電數據傳輸技術，實現了協議級共存的醫療應用研究[5]。

本文給出了完整的ZigBee實現硬件設計，包括物理(PHY)和媒體訪問控制(MAC)，并專注于低功耗和共存性能改進，提出了一種低功耗集成CMOS兩點調制高共存ZigBee收發器設計方法，并進行了實驗驗證。

1 ZigBee收發器架構

1.1 ZigBee描述

IEEE 802.15.4定義了無線電傳輸中的PHY層和MAC層，而ZigBee則定義了網絡、安全和IEEE 802.15.4系統應用框架。這些功能使網絡有能力配備大量的設備，例如，在單一協調器和單一無線網絡下可配置高達64 000個節點[6]。

2.4 GHz的IEEE 802.15.4標準物理層采用直接序列擴頻(DSSS)和偏移正交相移鍵控(O-QPSK)調制，實現了250 kb/s的數據傳輸速率。長度為4 bit的數據映射為一個符號，每個符號將映射為16個不同的32芯片的PN碼序列。最后，該2 Mchip/s芯片速率產生2 MHz的射頻帶寬TX光譜。共有16個頻道，頻率范圍從2 405～2 480 MHz，間距為5 MHz。

在IEEE 802.15.4中定義的物理層和MAC層通過ZigBee收發器實現[7]。由于ZigBee收發器運行在外部微控制器(MCU)中，框架的上層如網絡、安全層和應用程序配置文件，必須通過外部MCU實現。換言之，ZigBee收發器只提供MCU的無線接口。在收發器的頂部，ZigBee SoC通過集成單片機、閃存和外設進行系統構建。

1.2 整體架構設計

圖1所示為本文設計的2.4 GHz ZigBee收發器的簡化結構示意圖。

圖1中，從TX的MAC中按照先入先出(FIFO)的原則進行數據選取，并進行TX調制。在增加了幀定界起始符(SFD)和有效載荷的字段長度之后，根據PHY控制器的數據速率控制構造框架映射到指定的符號。如前所述，傳輸的字符是通過O-QPSK進行調制的。

2 關鍵結構設計

2.1 系統設計描述

接收器的靈敏度指標可定義如下[8]：

sensit=-74 dBm/Hz+10·log(BW)+NF+SNRout

(1)

圖1 ZigBee收發器架構

式(1)中，BW、NF和SNRout分別表示信道帶寬、噪聲系數和所需的解調器信噪比(SNR)。為了滿足IEEE 802.15.4標準定義的-85 dBm的靈敏度，在信道帶寬BW的取值為2 MHz情況下，噪聲系數NF的取值應該小于20.5 dB，解調器信噪比SNRout的取值應該小于5.5 dB。然而，需要增加鏈路預算，因為商業上需要的靈敏度要低得多。例如，本文中的設計目標是靈敏度低于-97 dBm。根據靈敏度指標定義(1)可知，與外部的平衡和匹配電路的噪聲系數NF的取值應低于8.5 dB。

雖然IEEE 802.15.4標準規定輸出功率至少為3 dBm，但是發射功率可通過提高鏈路預算進行提高。同時，芯片的高輸出功率可彌補在許多應用中對外部功率放大器(PA)的需求，從而獲得與外部PA相比更少的功率消耗和更具成本效益的解決方案。因此，本文中選取9 dBm的輸出功率。假設可獲得0-dBi天線增益，以及106 dB的鏈路預算。基于遠場近似的路徑損耗，及其與鏈路預算的關系可定義如下[9]：

Ploss=27.6-20·log(F)-n·log(D)

(2)

(3)

式中，F、D和n分別表示頻率、距離和路徑損耗因子。路徑損耗因子取決于場本身，并考慮到不同的情況下的多路徑傳輸問題。在一般情況下，應考慮到鏈路的可靠性和寬裕度(Margin)，利用式(2)和式(3)進行通信范圍計算，所計算的通信范圍設定鏈路預算為106 dB，具體如表1所示。

表1 通信范圍估計

假設鏈路可靠性超過99%，并采用開放式辦公場，通信距離計算約為33 m，可覆蓋多數的室內短距離應用。在實踐中，盡管會增加傳輸延遲，仍可通過IEEE 802.15.4 MAC標準進行重傳，從而實現鏈路質量的提升。

2.2 頻率合成器

一種用于產生信道頻率的分數合成器，如圖2(a)所示，其包含相位頻率檢測器(PFD)、電荷泵、環路濾波器、三階調制器(SDM)、雙模8/9分頻器、可編程分頻器和一個壓控振蕩器(VCO)。使用一個32 MHz的晶體作為參考時鐘。VCO的輸出頻率可通過合成獲得。鎖相環(PLL)的帶寬為100 kHz ，用于優化相位噪聲性能。通過調整電荷泵電流和環路濾波器組件值，鎖相環的環路帶寬可以控制在約200 kHz左右。利用2 Mchip/s的O-QPSK可實現頻率偏差為500 kHz的頻移鍵控(FSK)。由于與信號相比，鎖相環具有較窄的帶寬，則將信號同時施加到SDM和VCO中，稱之為兩點調制。由于SDM路徑和VCO路徑所具有的低通和高通特性，則從每個信號路徑內的鎖相環的復合輸出可以實現帶寬調制，如圖2(a)和圖2(b)。

圖2 基于頻率合成器的兩點調制

在實踐中，兩個路徑之間的相位和增益不匹配，會降低發射頻譜質量，例如EVM。為解決相位和增益不匹配，實現延遲線和可變調制VCO的增益校準，設計了如圖3所示的壓控振蕩器。

圖3 壓控振蕩器

如圖3所示，通過在TX過程中使用大環路帶寬實現EVM的進一步優化，而在RX過程中使用小環路帶寬實現局部振蕩器(LO)的噪聲抑制。一個對稱差分6.1 nH感應器用來降低電流，并增加并聯電阻Rp的有效性。為減少低頻相位噪聲，對低頻相位噪聲的主要來源尾電流源進行刪除。圖中，M1和M2通過負反饋控制逐漸趨向M3和M4。負反饋使節點Vcs對于外部擾動不敏感，如M3和M4電流噪聲。因此，液晶振蕩器的相位噪聲對低頻噪聲的影響要小得多。

圖3中，V1和V2組成MOS變容二極管，V1和V2是由頻率和相位鎖定的連續環路濾波器驅動。由于MOS變容二極管的電容-電壓曲線不是線性的，壓控振蕩器的增益(KVCO)變化劇烈，會導致鎖相環的相位噪聲和發射機EVM惡化。為提高KVCO的線性度，V1和V2的設計為具有不同偏差的變容二極管，如圖4所示。

圖4 具有不同偏差變容二極管

離散調諧電路被設計為一個具有4位控制的二進制加權電容器開關陣列。在PLL解決了信道頻率后，TX調制數據應用于其他由V3和V4組成的MOS變容二極管，如圖3所示。采用6位數字模擬轉換器(DAC)為V3和V4組成的變容二極管調制提供所需的電壓等級，其頻率偏差為500 kHz。

2.3 低噪聲放大器和功率放大器

圖5所示為簡化的低噪聲放大器(LNA)和功率放大器(PA)示意圖。采用差分電路，以盡量減少從電源線和基板產生的噪聲影響。由于時分雙工(TDD)特性，LNA的輸入與PA的輸出是端口共享的。電感L1作為射頻電路匹配，同時作為PA的輸出負載。組件的L2、L3、C2和C3構成平衡，其將差分射頻信號轉換為單端射頻信號。L4、C4和C5構成LC諧波濾波器來抑制TX的諧波輸出。此外，C4用于直流阻斷。

圖5 低噪聲放大器和功率放大器

利用共源共柵的退化電感結構，進行LNA設計。額外的電容器Ca1和Ca2用于優化噪聲匹配。通過調節電阻輸出可實現AGC的增益控制。第二階段，LNA2作為Gm階段的電流驅動無源混頻器。在利用低通濾波器進行通道濾波后(LPF)，具有47 dB的動態范圍的可變增益，放大器(VGA)為4位閃存ADC設置足夠的電平信號。

利用信號接收強度指示(RSSI)進行AGC的增益控制。NF的模擬值和LNA的增益分別為3.5 dB和21 dB。由于后續的無源混頻器有25 dB的NF，相應的級聯噪聲系數計算為約6.7 dB。對來自頻率合成器和輸出功率天線的調制信號進行PA放大。PA的輸出階段由可編程級聯階段構成，控制輸出功率為9～50 dBm。

為了提高混頻器的性能，采用無源混頻器的電流驅動而不是有源混頻器，如圖6所示。

圖6 RX混頻器原理

因為射頻前端包括低噪聲放大器，混頻器的設計應該覆蓋整個ISM頻段，其不能執行信道濾波。混頻器的輸出電流攜帶一個小信號和一個大的阻擋器，因此圖6中的運算放大器的輸出電流偏差應足夠大。如果圖6中，從電流到電壓的轉換過程中電流的線性度可以保證，則可實現對接收器電源電壓擺動的線性度限制，進而實現噪聲的抑制。

3 實驗分析

利用90 nm的單聚和6層金屬層CMOS技術設計實現完整的收發器，整體實驗模型采用MATLAB/Simulink仿真平臺進行實現。實驗硬件配備：CPU i7-4790K 3.6 GHz，物理內存為ddr4-2400 GHz，存儲大小為1 TB，系統為Win7旗艦版。

壓控振蕩器輸入使用到了TX數據，圖7所示為通過O-QPSK調制的TX輸出頻譜實驗數據。

圖7 TX輸出功率頻譜

根據圖7可知，測得的輸出功率為+9 dB，輸出功率頻譜符合上述IEEE 802.15.4傳輸要求。TX諧波量小于45 dBm，這符合美國聯邦通信委員會(FCC)的規定以及歐洲電信標準協會(ETSI)的要求。

根據功率放大器的輸出所得到的合成器的相位噪聲測量值如圖8所示。

圖8 信道頻率2.45 GHz合成器的相位噪聲

根據圖8可知，在2.45 GHz信道頻率上，10 kHz和1MHz的偏移量分別為83.6和111.5 dBc/Hz。一般來說，直接調制發射機具有更好的相位噪聲，可提供更好的矢量幅度誤差。鎖相環測得的參考雜散低于70 dBc。測得的鎖相環鎖定時間小于80 μs。

為驗證所提方法的干擾抑制能力，圖9所示為ZigBee干擾測量抑制比。

根據圖9可知，該比率是11、15和25三個信道數據包長度為25 bytes的測量值。所需的信號功率最低靈敏度被設置為3 dB以上。在不同的干擾功率和信道頻率上，測量超過1%的干擾水平。同信道，相鄰和相間信道在±0、±5和±10 MHz的抑制分別約為-6.4、31和52 dB。可見抑制比大于65.6 dB的干擾位于距離超過15 MHz，因此獲得了優秀的信道干擾抑制能力。

4 結束語

本文提出一種低功耗集成CMOS兩點調制高共存ZigBee收發器技術，可進一步降低ZigBee技術的數據傳輸功耗，并提高其共存和干擾抑制性能，通過仿真實驗，驗證了所提ZigBee收發器在數據傳輸功耗、共存性以及干擾抑制能力上的優勢。通過這項工作，ZigBee可為生物醫學和醫療應用提供一個可行的解決方案。

以上設計方案在實現過程中首先在實驗室環境下，通過MATLAB仿真軟件進行了實現，但是未涉及到硬件的具體開發，今后將在ZigBee硬件設計與實現上做深入研究，并積極進行實際應用推廣。

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Low power ZigBee transceiver based on O-QPSK transmissionmodulation two point synthesis

Jiang Huiping

(General Affairs Department, Qingdao University of Technology (Linyi), Linyi 273400, China)

In order to reduce the power consumption of data transmission, a low power integrated CMOS ZigBee transceiver with two points modulation was proposed. Firstly, the ZigBee transceiver architecture was designed, and the data was selected with the principle of the first in first out (FIFO) from TX MAC, then the frame bound start (SFD) field length and payload was increased, and it carried on the transmission character with the O-QPSK modulation; Secondly, the key components of the ZigBee transceiver architecture were designed, and the design method of the frequency synthesizer, low noise amplifier and power amplifier based on two points modulation were presented. Finally, the simulation results show that the proposed ZigBee transceiver has advantages in the power consumption and coexistence performance of the data transmission.

CMOS integration; low power consumption; ZigBee transceiver; two point synthesis; O-QPSK modulation

TN832

A

10.19358/j.issn.1674- 7720.2017.13.010

蔣惠萍.基于O-QPSK傳輸調制兩點合成低功耗ZigBee收發器[J].微型機與應用，2017,36(13)：29-33.

2017-02-13)

蔣惠萍(1986-)，女，碩士，助教，主要研究方向：嵌入式硬件設計，通信技術應用。