基于FPGA的多視頻信號疊加系統的設計與實現

盧小冰

摘 要：該文介紹一種基于FPGA多視頻信號任意疊加的設計與實現，給出了實現原理及模塊設計。設計包含視頻采集預處理模塊、I?C總線接口模塊、DDR3 SDRAM存儲模塊、放大疊加融合模塊、LVDS顯示輸出模塊等五個部分。該系統在LATTICE的LFE3-70EA-8FN484C芯片系統上得到實現并運用到視頻監控系統。

關鍵詞：疊加 LVDS顯示 FPGA

中圖分類號：TP302 文獻標識碼：A 文章編號：1674-098X（2017）05（c）-0162-02

隨著平安城市建設的不斷推進，視頻監控系統成為社會立體化防控的重要組成部分。隨著城市的發展，監控點位劇增，視頻信號隨之劇增，對于終端顯示能力的需求也不斷劇增。不僅要求實時顯示，還要求能夠同時顯示更多的信息，此時就需要視頻疊加技術。

1 系統整體設計

該文介紹了基于FPGA的多視頻疊加系統，該系統支持多路視頻源的輸入。系統支持PAL、VGA、HDMI、SDI四種格式視頻源輸入，經過FPGA系統處理，視頻數據最終完成視頻疊加并通過LVDS輸出到終端顯示。系統由五大模塊組成，包括視頻采集預處理模塊、I2C總線接口模塊、DDR3 SDRAM存儲模塊、放大疊加融合模塊、LVDS輸出顯示模塊。本設計的創新點在于系統可同時支持PAL、VGA、HDMI、SDI四種格式的視頻圖像的采集，并完成后續的視頻疊加動作。作為一種新型的視頻疊加技術，它具有靈活性強，功能強大，實時性高，體積小，功耗低等特點，具有廣泛的應用前景。

本設計在以FPGA為主控芯片的硬件平臺上實現視頻圖像的縮放與疊加融合功能，可實現多路任意分辨率輸入視頻信號在屏幕任意位置疊加顯示，通過縮放算法對每一路視頻信號進行放大或縮小，進而調整各路視頻信號在終端顯示中的比例；還可通過更改各路視頻的相應參數，調節各路視頻在終端顯示的位置。該方案實時性好，處理速度快，靈活性較高。

2 I?C總線接口模塊

I?C總線是一種雙線串行總線，分別是串行數據SDA和串行時鐘SCL線。它采用多主多從的結構，所有連接在總線上的設備都有唯一的地址識別。為實現圖像位置、大小的可配置性，系統設置了I?C總線接口模塊，用于接收配置數據。FPGA僅接收配置數據值，所以只需要把FPGA作為從機設備且只有寫操作。I?C主機將對應的的輸入視頻信號的配置信息通過I2C總線發送至從機FPGA系統上，FPGA系統對接收到的數據，通過建立視頻圖像信號配置信息對應的表格進行存儲，待后續視頻數據采集后預處理做準備。

3 視頻采集預處理模塊

視頻采集芯片，將輸入的PAL、VGA、HDMI三種信號轉為RGB格式后，同SDI一起輸入FPGA系統中進行視頻采集預處理，根據由I?C總線傳輸過來的已保存的配置信息，對視頻信號進行處理，對于只有部分顯示的視頻信號進行裁剪，提高數據傳輸的效率；對于需要縮小顯示的視頻信號進行壓縮處理，然后將輸入視頻圖像數據進行保存。

4 讀寫控制模塊

讀寫控制模塊控制幀地址的切換。為了提高并行處理的速度，簡化數據讀寫沖突，視頻圖像數據分別存儲在DDR3 SDRAM中。

讀寫控制模塊主要是先將DDR3 SDRAM空間進行劃分，然后通過控制幀地址的切換進行有效儲存。為了簡化設計，將視頻圖像信號劃分區域保存。輸入多視頻信號按幀劃分，同一幀，所有輸入視頻信號保存至同一bank中；輸入信號做3幀保存處理，即分別保存至3個bank中。視頻圖像放大、疊加處理及輸出顯示處理的存儲則全部保存至同一bank中。保存時，一個bank分3塊區域，保存獨立的3幀視頻圖像。

此模塊的工作過程分為寫操作和讀操作。

（1）寫操作。主要處理輸入視頻圖像信號的存儲、視頻圖像信號處理后的存儲。輸入視頻圖像信號的存儲優先級高于后處理的。輸入視頻圖像信號運用乒乓效應輪流緩存到FIFO中，當緩存中數據滿足DDR3 SDRAM寫操作數據量時，申請寫操作。FIFO中數據在每一幀視頻圖像信號完成后進行清空處理，避免信號間數據交叉異常出錯。視頻圖像信號是連續不中斷的且信息容量不一致，針對出現前一幀未處理完而新的一幀數據已到達情況，該系統采用了并行的2個FIFO交叉輪流處理數據，有效及時地處理了前端輸入數據。視頻圖像信號處理過程則是通過對從DDR3 SDRAM存儲器中讀出的數據，根據設置參數進行放大，疊加處理后，存入FIFO中緩存，同樣的，也采用了2個FIFO交替處理，等待寫入DDR3 SDRAM存儲器中。

（2）讀操作。主要是輸入視頻圖像信號的讀取處理操作及終端顯示數據讀取操作。此過程，讀取終端顯示數據操作優先于讀取輸入視頻圖像信號待疊加放大處理操作。輸出視頻圖像信號顯示是一個連續的過程。所以讀取終端顯示數據的優先級高。通過從DDR3 SDRAM存儲器中讀取視頻圖像信號的數據緩存到FIFO中，待終端顯示讀取或者信號縮放疊加處理。

5 DDR3 SDRAM仲裁器控制模塊

DDR3 SDRAM用戶接口仲裁控制模塊將每一個數據讀寫請求設置成中斷，借鑒中斷處理思想來進行仲裁控制，從而解決數據存儲的沖突。

每片DDR3 SDRAM只有一組控制、地址和數據總線，因此同一時刻只能有一個設備在訪問。常見的總線切換方式有兩種：一種是輪詢機制，軟件實現簡單，但實時性不高；一種是仲裁機制，設備發送中斷請求，從而進行總線切換。由于視頻圖形顯示系統對實時性要求高，因此選擇仲裁機制。

為了提高并行速度，將視頻信號處理操作分別進行中斷處理。將設備中斷請求解析成多個子請求，進行優先級判斷，每個子請求對應一個中斷處理邏輯。

6 視頻放大疊加處理模塊

視頻疊加是指多幀視頻圖像信號按照一定的原則和順序疊加起來，形成一幅完整的視頻圖像信號。依據確定最終信號中每個像素點對應的坐標，完成疊加。若最終圖像N（x，y）為n幅小圖像n（x，y）組成，則

根據疊加的概念，本系統輸出顯示分辨率為1920*1080。模塊主要包括放大處理模塊、坐標位置定位模塊、疊加模塊三部分。

放大處理模塊采用了Lattice芯片Scaler IP核對視頻信號進行放大處理。視頻數據從DDR3 SDRAM中讀取出來，通過查找I2C傳輸過來的已保存的配置信息表，查找到對應視頻的配置信息，再依據配置信息對視頻圖像信號進行放大處理。

坐標位置定位模塊，通過配置信息表中的圖像位置信息進行處理。顯示數據的存儲位置按照終端顯示位置保存。由于DDR3 SDRAM一行的容量不夠存儲分辨率為1920*1080的視頻圖像信號24位RGB數據一行的數據，因此，將圖像一行數據分為2行數據進行存儲。這意味著視頻圖像信號的坐標都需要進行調整。坐標位置定位模塊則對每一個視頻圖像信號的位置信息進行計算轉換處理。

疊加模塊，根據計算轉換好的位置信息，把經過Scaler IP核處理好的視頻圖像信號存儲到相應的位置。

7 LVDS輸出顯示模塊

LVDS，即Low Voltage Differential Signaling，是一種低壓差分信號技術接口。LVDS信號發送模塊主要由LVDS發送數據控制、雙口RAM、FIFO緩沖、LVDS信號發送器和DDS控制器組成。LVDS發送數據控制用于產生各模塊的地址、數據和控制總線，實現數據轉移和交互。雙口RAM實現并串轉換和乒乓存儲。LVDS信號發送器為數據幀添加包頭，并連同幀數據發送至顯示端。

8 系統驗證結果顯示

操作控制平臺，設置畫面配置信息，PAL、VGA、HDMI、SDI四種格式視頻源同時輸入，配置軟件將配置完的信息通過I?C總線發送至FPGA系統平臺上，系統平臺根據收到的配置信息，對視頻信號準確疊加處理。可以看到，多視頻信號任意位置的顯示配置，終端可以正常如設置要求顯示，如圖。

9 結語

該系統介紹了基于FPGA的多視頻信號疊加系統，具有強大的視頻處理能力，同時由于可編程的特性，系統的升級、維護都較為靈活。

參考文獻

[1] 宋承杰，王景存.基于FPGA的視頻字符疊加的設計與實現[J].器件與應用，2009（12）：23-27.

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