基于FPGA的星載成像系統設計

祝慶賀+熊文卓+賀小軍

摘 要： 針對衛星上相機成像噪音高、靈敏度低以及國外壟斷的問題，提出一種基于FPGA和國產CMOS圖像傳感器的空間相機成像系統設計，應用于小衛星的空間成像。系統采用高分辨率的國產CMOS圖像傳感器作為成像元件，使用Spartan?6系列的FPGA作為主控芯片，CMOS輸出圖像信號進入FPGA進行緩存和排序，再通過CameraLink接口發送到上位機。實驗結果表明，系統能采集到2 048×1 024像素大小的圖片，圖像信噪比高于36 dB，優于CMOS傳感器技術手冊提供的參考值31 dB，成像效果良好，能滿足小衛星的空間成像要求。

關鍵詞： FPGA； 高分辨率； CMOS圖像傳感器； 衛星成像

中圖分類號： TN915?34； TP271 文獻標識碼： A 文章編號： 1004?373X（2017）15?0064?04

Abstract： Since the camera imaging in satellite has high noise and low sensitivity， and is monopolized by foreign countries， a design of spatial camera imaging system based on FPGA and domestic CMOS image sensor is put forward， and applied to the space imaging of small satellites. The domestic high?resolution CMOS image sensor is taken as the imaging component of system. The FPGA of Spartan?6 series is used as the main control chip of system. The image signal output by CMOS is entered into FPGA for catching and sorting， and send to the upper computer through CameraLink interface. The experimental results show that the system can acquire the image with 2 048×1 024 pixels， its SNR （signal?to?noise ratio） is higher than 36 dB， which is better than the reference value of 31 dB provided with CMOS sensor technical manual， the imaging effect is better， and can meet the space imaging requirement of small satellites.

Keywords： FPGA； high resolution； CMOS image sensor； satellite imaging

0 引 言

基于CMOS具有成本功耗低、成像速度快等優點，星載相機目前大多采用CMOS圖像傳感器作為成像元件[1]，但是也帶來了噪聲高、靈敏度低等問題，而且國外壟斷著高端CMOS器件的研發，對我國航天事業的發展造成了阻礙。隨著商業衛星的不斷發展，對星載相機的性能參數要求不斷提高，這就需要解決目前星載相機的成像問題，并且積極研發和搭載國產CMOS圖像傳感器，打破國外壟斷，填補衛星上國產CMOS圖像傳感器的空白，使衛星應用跟上國際商業市場的發展節奏[2]。

本文采用國產CMOS圖像傳感器GSENSE400作為成像元件，用FPGA處理CMOS傳感器輸出的圖像數據，實現圖像的高速采集，具有很好的信噪比和靈敏度。

1 系統結構

系統結構分為圖像采集模塊、FPGA主控制器和存儲器模塊三個部分，如圖1所示。

圖像采集模塊采用400萬像素、最高幀頻48 f/s的國產CMOS圖像傳感器GSENSE400，具有高速、低噪聲、高靈敏度以及高動態范圍等特點，其內部集成12位ADC，具有片上時序發生器，能產生所有需要的控制信號。GSENSE400的主輸入時鐘頻率是50 MHz，然后利用器件內部的PLL產生高速時鐘。FPGA通過控制GSENSE400片上的12位編碼器ROW[11：0]控制傳感器的成像模式，利用SPI總線與GSENSE400通信，控制其圖像采集和數據傳輸。GSENSE400采集到原始格式的圖像數據，通過8對LVDS差分通道將圖像數據傳輸給FPGA，同時還提供一對LVDS差分時鐘，用于同步數據。

FPGA主控制器是整個系統的核心，負責驅動圖像傳感器采集圖像，通過CameraLink接口與上位機通信實現對系統的命令控制，并將圖像發送給上位機，還驅動存儲器緩存圖像數據。本設計采用的是Spartan?6系列的FPGA，它具有最高的成本優化，高邏輯引腳比以及各種多樣化支持性I/O協議，非常適合本設計的要求。DS90CR287芯片完成圖像數據的并串轉換，再通過CameraLink將串行數據發送至上位機，圖像數據傳輸模式為Medium模式，需要兩個DS90CR287芯片和兩個CameraLink接口。FPGA與DS90LV047A，DS90LV048A的連接是為了通過SerTC，SerTFG和相機控制信號來實現FPGA與上位機的通信，實現上位機對系統的命令控制[3]。

存儲器模塊用于緩存圖像處理數據，同時實現FPGA硬件電路和片上系統之間的通信，對于存儲器上的兩塊區域，FPGA硬件電路乒乓寫一級運算結果，片上系統乒乓讀，然后進行算法處理。Spartan?6系列FPGA具有專用的多端口存儲控制器MCB，可以方便實現對DDR，DDR2，DDR3等存儲器的時序控制[4]。為了保證計算結果的實時性，系統選用DDR3存儲器，選擇MT41J64M16芯片，其總容量達到1 Gb，能夠滿足系統存儲數據的要求。

2 系統軟件設計

2.1 時鐘模塊

時鐘模塊管理FPGA內部所有時序電路的時鐘，該模塊采用Verilog HDL語言編寫，經過ISE14.4綜合生成的寄存器轉換級電路（Register Transport Level，RTL）原理圖如圖2所示。

其輸入由50 MHz的有源晶振和GSENSE400輸出的像素時鐘clk_pixel提供，輸出LVDS接收時鐘和時序生成模塊的時鐘clk_rxg/clk_rxio、圖像發送模塊時鐘clk_txg/clk_txio、GSENSE400的主時鐘clk_main和系統時鐘clk_sys等，同時提供圖像接收和發送模塊的復位信號rst_rx_n/rst_tx_n以及系統內部復位信號rst_sys_n。

主時鐘頻率和FPGA內部PLL和DCM設置決定了GSENSE400工作的幀頻。FPGA內部的工作時鐘頻率為clk_pixel，該時鐘決定了FPGA內部圖像接收模塊和時序模塊的工作頻率。時鐘模塊仿真波形如圖3所示。

2.2 串行通信模塊

串行通信模塊包含FPGA 內部所有的串行通信模塊，它通過CameraLink接口與上位機通信，接收上位機指令，實現對系統的控制。該模塊包括上下位機控制接口、GSENSE400的時序模塊和五線SPI模塊。

上下位機控制接口主要實現FPGA與采集卡之間的通信。CameraLink協議中存在一個雙向的LVDS串行接口SerTC/SerTFG，用來實現FPGA與上位機的通信，其協議符合422標準，在上位機至FPGA的下行鏈路中，FPGA程序實現了去毛刺、波特率計算、串行數據接收等工作；在上行鏈路中采用FIFO作為數據緩存，根據下行鏈路計算出的波特率進行并串轉換。

時序模塊提供GSENSE400工作所需要的時序，由上位機將生成的數據寫入至FPGA片上BRAM，時序模塊通過外部控制命令讀取BRAM中的數據進行輸出。

SPI模塊實現了一個五線的SPI接口，控制FPGA對GSENSE400的寄存器進行讀寫。SPI模塊的時序如圖4所示。

SPI_IN的第一個數據應該至少在SYS_RST_N拉高2 μs后發出，SPI_IN中的數據在SPI_CLK的每個上升沿循序加載。在SPI_CLK的第256個下降沿時，SPI_WRITE拉高，表明SPI的寫操作完成。寫到SPI寄存器的數據也是按照同樣的協議被讀出，在SPI_CLK的下降沿，SPI_READ被拉高，然后在SPI_CLK的每個上升沿讀出SPI寄存器的數據。

2.3 傳感器控制模塊

傳感器控制模塊實現了對傳感器的狀態控制，主要包括復位、training以及圖像采集，其RTL原理圖如圖5所示。該模塊的輸入信號有時鐘信號clk_rxg、復位信號rst_rx_n、相機控制寄存器reg_camera_control、測試圖片使能信號reg_test_image_enable和training完成信號training_done，輸出信號有開始training命令信號cmd_start_training、產生測試圖片命令信號cmd_gen_test_image、傳感器復位信號sensor_reset_n和幀請求信號frame_req。

相機控制寄存器reg_camera_control是8位寄存器，通過對該寄存器操作來實現對傳感器的狀態控制。具體位操作及命令控制見表1。

2.4 圖像接收和發送模塊

圖像接收模塊主要實現8對LVDS的串并轉換、training以及CameraLink所需的FVAL，LVAL信號。該模塊利用Spartan?6中的iserdes硬核實現數據的串并轉換。

為了同步GSENSE400的LVDS數據對，可以通過控制SPI寄存器中的train_en來開啟training模式對數據進行訓練對齊，該模式以與時鐘沿具有最小延時的數據為標準，將所有數據對進行位對齊、字對齊和通道對齊。位對齊利用Spartan?6中的iodelay模塊，使采樣時鐘的上升沿處于穩定數據的中間位置；字對齊通過FPGA判斷接收通道是否是預先寫入GSENSE400中的training pattern來實現，通過bitslip信號控制；由于各個通道的數據到達FPGA端的時間不一定在同一時鐘周期內，因此要采用通道校正的方式防止數據丟失，通道校正的核心思想是將所有通道的數據均通過shifter進行移位，以滿足在同一時刻同時讀出對應的數據。

圖像接收模塊實現數據的串并轉換，硬件電路設計使用DS90CR287進行數據的并串轉換，故只需對FPGA輸出的并行數據按照DS90CR287的管腳關系進行映射，即可通過CameraLink接口將數據發送至上位機。

3 實驗結果分析

根據圖1所示的系統框圖搭建成像系統，成像系統實物圖如圖6所示。

在對本系統的硬件和軟件模塊調試成功后，對系統的成像功能進行測試，驗證系統的成像質量。使用本系統對室內靶標進行成像，成像結果如圖7所示。

該圖像大小為2 048×1 024像素，選擇圖像均勻區域，信噪比計算公式如下：

式中：和代表信號與噪聲功率譜，但通常功率譜難以計算，所以用圖像的灰度均值和標準偏差分別近似信號與噪聲功率譜[5]，再按照式（1）計算圖像的信噪比，計算結果見表2。

由表2的計算結果可知，該圖像信噪比在36 dB以上，優于GSENSE400技術手冊提供的參考值31 dB，可知系統成像質量較好，信噪比高，能夠滿足空間相機成像要求。

4 結 論

本文論述了基于FPGA的星載成像系統，詳細介紹了其硬件構成及Verilog HDL程序的實現方法。實驗結果證明，本文系統能夠實現對2 048×1 024像素大小圖片的采集，信噪比高，上位機能夠實現對系統的命令控制，能夠控制系統采集圖像和發送圖像至上位機。

該系統采用國產CMOS圖像傳感器，該傳感器還能用作衛星敏感器，有助于打破國外對CMOS圖像傳感器在衛星應用的壟斷，對國產CMOS圖像傳感器在衛星上的應用和國產衛星相機的研發有極大的推動作用，在衛星上具有良好的發展前景。

參考文獻

[1] TRIANA J S， BAUTISTA S， GONZALEZ F A D. Identification of design considerations for small satellite remote sensing systems in low earth orbit [J]. Journal of aerospace technology and management， 2015， 7（1）： 121?134.

[2] 劉韜.Skybox公司高分辨率小微衛星星座開啟商業遙感2.0時代[J].衛星應用，2014（3）：70?71.

[3] 王小艷，張會新，孫永生，等. Cameralink協議和FPGA的數字圖像信號源設計[J].國外電子元器件，2008，16（7）：59?61.

[4] 張莎莎，李慧鵬，宋凝芳，等.基于FPGA的多路微位移精確監控系統設計[J].儀表技術與傳感器，2016（1）：56?58.

[5] 王學偉，王春歆，張玉葉.點目標圖像信噪比計算方法[J].電光與控制，2010（1）：18?21.

[6] MURTHY K， SHEARN M， SMILEY B D， et al. SkySat?1： very high?resolution imagery from a small satellite [C]// Proceedings of 2014 SPIE Conference on Sensors， Systems， and Next?Generation Satellites. [S.l.]： SPIE， 2014： 1?12.