一種0.18μm CMOS工藝的低功耗神經(jīng)信號(hào)測(cè)量電路*

肖海慧

(常州紡織服裝職業(yè)技術(shù)學(xué)院，江蘇常州213164)

一種0.18μm CMOS工藝的低功耗神經(jīng)信號(hào)測(cè)量電路*

肖海慧*

(常州紡織服裝職業(yè)技術(shù)學(xué)院，江蘇常州213164)

針對(duì)神經(jīng)信號(hào)測(cè)量系統(tǒng)的功耗和增益問(wèn)題，提出一種低功耗16通道神經(jīng)信號(hào)測(cè)量以及刺激系統(tǒng)。該系統(tǒng)電路的放大級(jí)由16個(gè)前置放大器、1個(gè)多路轉(zhuǎn)換器以及2個(gè)寬頻后置放大器組成。系統(tǒng)包含1個(gè)邏輯控制單元，用于從緩沖器中獲取實(shí)測(cè)結(jié)果，同時(shí)也可以控制電路的偏置電流、高通轉(zhuǎn)折頻率、后置放大器增益以及刺激電流強(qiáng)度。可將所有通道配置為輸出，利用雙極電流脈沖刺激神經(jīng)元。提出的系統(tǒng)電路是采用低成本0.18μm IC工藝制成。實(shí)際測(cè)試結(jié)果顯示，相比其他類似結(jié)構(gòu)電路，提出電路的功率消耗最低，僅為1.31 mW到1.48 mW，增益最高可達(dá)76.2 dB，數(shù)據(jù)傳輸速率可達(dá)3.5 Mbit/s。

神經(jīng)信號(hào)測(cè)量;后置放大器;低功耗;MCU

神經(jīng)信號(hào)測(cè)量系統(tǒng)最主要的功能是與腦組織細(xì)胞外間隙內(nèi)的微電極相連接，記錄單個(gè)神經(jīng)元發(fā)出的細(xì)胞外電壓信號(hào)［1］。細(xì)胞外動(dòng)作電位(AP)信號(hào)的典型振幅范圍為幾十微伏到數(shù)百微伏，其頻率范圍低于10 kHz［2-3］。LFP信號(hào)幅度約為幾毫伏，相關(guān)頻率含量通常低于300 Hz。神經(jīng)信號(hào)測(cè)量系統(tǒng)通常會(huì)使用電容性反饋運(yùn)算放大器作為神經(jīng)記錄電路的前置放大器，該放大器必須具有高通濾波功能，才有可能細(xì)胞外的AP信號(hào)，并抑制局部場(chǎng)電位(LFP)大振幅波動(dòng)，否則，波動(dòng)會(huì)使放大器飽和。

通過(guò)實(shí)驗(yàn)觀測(cè)發(fā)現(xiàn)，腦組織中微電極的噪聲級(jí)通常約為10μVrms［4-5］。因此，將噪聲保持在較小級(jí)別，以避免顯著增加總噪聲是設(shè)計(jì)研發(fā)系統(tǒng)的一個(gè)基本準(zhǔn)則。較高的增益有助于緩和由細(xì)胞外微電極電容性造成的衰減，此微電級(jí)與輸入電容串聯(lián)。

最近在不少文獻(xiàn)中提出了多種用于研發(fā)此類測(cè)量神經(jīng)信號(hào)系統(tǒng)的方法［6-7］，其中一些方法也具有刺激能力，但是某些方法的接口電路有限，如文獻(xiàn)［7］提出的電路只有8個(gè)通道。文獻(xiàn)［8-9］中的接口電路通道較多，但是功耗較大。

因此，提出了一種采用0.18μm CMOS工藝研發(fā)出的完整神經(jīng)信號(hào)測(cè)量系統(tǒng)，包括測(cè)量、刺激、A/D轉(zhuǎn)換、數(shù)據(jù)緩沖以及總線接口，能夠使用簡(jiǎn)易微處理器(MCU)完成數(shù)據(jù)采集。提出的系統(tǒng)可用于測(cè)量細(xì)胞外的動(dòng)作電位(AP)信號(hào)以及局部場(chǎng)電位(LFP)，并且可利用雙極電流脈沖局部刺激目標(biāo)神經(jīng)元。實(shí)際測(cè)試結(jié)果顯示，相比其他類似測(cè)量電路，提出電路的功率消耗最低，增益數(shù)值較高，十分適用于神經(jīng)信號(hào)測(cè)量和刺激。

1 前置放大器設(shè)計(jì)

在前置放大器的設(shè)計(jì)中使用了2級(jí)米勒補(bǔ)償運(yùn)算放大器，如圖1(a)所示。反饋電容為100 fF，并且輸入電容為10 pF，所以，電壓增益為100。由于電路反饋較弱，可輕易獲得穩(wěn)定性，并且放大器設(shè)計(jì)無(wú)需考慮增益穩(wěn)定性問(wèn)題，因此我們無(wú)需使用調(diào)零電阻進(jìn)行零點(diǎn)補(bǔ)償。此外沒(méi)，調(diào)零電阻通常是由在三極管區(qū)運(yùn)行的PMOS晶體管制成［10-11］。省去電阻能夠提高電源抑制比以及大信號(hào)的穩(wěn)態(tài)響應(yīng)，原因在于電阻值會(huì)隨著輸出電壓的變化而變化。

圖1 前置放大器

如果將放大器的輸入用于驅(qū)動(dòng)勵(lì)磁電流至神經(jīng)元，大信號(hào)的響應(yīng)則十分重要。基于相同的原因，將前置放大器的帶寬定為近似20 kHz，以獲得較高的轉(zhuǎn)換速率。

第2個(gè)增益級(jí)(M8)的跨導(dǎo)通常較大，可提高穩(wěn)定性。由于在我們的設(shè)計(jì)中穩(wěn)定性不是關(guān)鍵，我們可減少第2級(jí)的偏置電流，并且獲得較小的輸出—輸入級(jí)偏置電流比。在此設(shè)計(jì)中，比率為1∶1，并且對(duì)輸入級(jí)和輸出級(jí)加2μA偏流。大輸入級(jí)偏置電流能夠提升抗噪聲性能，單個(gè)前置放大器的功耗約為14μW。

前置放大器的偽電阻直流(DC)反饋元件由兩個(gè)串聯(lián)的PMOS設(shè)備組成，如圖1(b)所示。電阻控制變化十分急劇，因此，選擇了加局部電流的電流模式，用一個(gè)二極管連接的PMOS M12進(jìn)行電壓轉(zhuǎn)換。相較于電壓信號(hào)，電源信號(hào)具有較好的抗噪聲能力，并且更加匹配。

利用6 bit數(shù)模轉(zhuǎn)換器(DAC)調(diào)節(jié)電阻控制電流，其中一個(gè)bit充當(dāng)電流升壓放大器。通過(guò)這種方式，在低頻(0.5 Hz～20 Hz)以及高頻(100 Hz～900 Hz)條件下均可利用5 bits調(diào)整高通濾波器的轉(zhuǎn)折頻率。將高通轉(zhuǎn)折頻率默認(rèn)設(shè)置為300 Hz。圖2是偏置電流調(diào)諧電路。DAC是由二進(jìn)制加權(quán)配置中的PMOS電流源以及開(kāi)關(guān)組成。

圖2 高通轉(zhuǎn)折調(diào)諧電路的原理圖

2 后置放大器設(shè)計(jì)

16∶1模擬多路轉(zhuǎn)換器(mux)由4輸入NAND門、逆變器以及CMOS傳輸門組成。mux會(huì)每3μs選取新的輸入，這樣，每個(gè)通道的總?cè)又芷跒?8μs。通過(guò)將mux的負(fù)載電容盡量保持在較小水平，并且將后置放大器的帶寬保持在較高水平，會(huì)使內(nèi)存減到最小。

第2個(gè)以及第3個(gè)放大器(后置放大器)使用了電阻式反饋，并提供了在1～50范圍內(nèi)的可編程非反相增益。第2個(gè)放大器(如圖3所示)具有4個(gè)增益設(shè)定開(kāi)關(guān)(×10、×5、×2以及×1)，而第3個(gè)放大器有3個(gè)增益設(shè)定開(kāi)關(guān)(×5、×2以及×1)。后置放大器是米勒補(bǔ)償放大器，但具有額外的超前補(bǔ)償，可提升在單位增益反饋情況下的穩(wěn)定性。分割兩級(jí)中的后置復(fù)用增益能夠節(jié)省功耗:第2個(gè)放大級(jí)中較高的最大增益為10，第3個(gè)放大級(jí)較低的最大增益為5。

后置放大器為DC耦合放大器，由電阻設(shè)定增益。第3極所需的穩(wěn)定時(shí)間為3μs，與取樣周期相同。后置放大器的主要設(shè)計(jì)目的是穩(wěn)定性能以及功率損耗。

為節(jié)省功耗，偏置點(diǎn)調(diào)諧分壓器由1 MΩ的大電阻組成。使用大偏壓電阻可以對(duì)偏置元件的噪聲帶寬進(jìn)行限制。由于vmid2與反饋電阻器有關(guān)，因此配置緩沖器以減少電源阻抗，所以，第2個(gè)以及第3個(gè)放大器未受影響。根據(jù)模擬實(shí)驗(yàn)可知，第2個(gè)放大器的最大增益設(shè)定值為85μW，第3個(gè)放大器的最大增益設(shè)定值為162μW;兩個(gè)放大器的相位裕度均為＞65°。

圖3 后置放大器

3 A/D轉(zhuǎn)換器設(shè)計(jì)

可利用3個(gè)5 bit DAC調(diào)節(jié)所有放大器的偏置電流(16個(gè)前置放大器具有共同的偏置調(diào)節(jié))，并通過(guò)SPI總線對(duì)配置信息進(jìn)行編程。偏置電流設(shè)定DAC與圖3中的電路十分相似。當(dāng)使用了較低增益設(shè)定值時(shí)，減少后置放大器偏置電流對(duì)提升自身的穩(wěn)定性十分有用。

提出系統(tǒng)電路有一個(gè)10 bit逐次逼近寄存器(SAR)A/D轉(zhuǎn)換器。A/D轉(zhuǎn)換器的第1個(gè)元件是雙重取樣保持電路，能夠延長(zhǎng)取樣時(shí)間，并能夠?yàn)樽詈笠粋€(gè)運(yùn)算放大器延長(zhǎng)其穩(wěn)定的時(shí)間。轉(zhuǎn)換器也包括一個(gè)輸入鎖存比較器以及一個(gè)電容式電荷比例縮放DAC。圖4是A/D轉(zhuǎn)換器的方框圖。

圖4 A/D轉(zhuǎn)換器的方框圖

3.1 取樣保持電路設(shè)計(jì)

取樣保持電路是一種帶有兩個(gè)1.6 pF取樣電容器的雙重取樣結(jié)構(gòu)，如圖5所示。相較于具有單一取樣器的結(jié)構(gòu)，取樣電容的大小增加了一倍，但是取樣時(shí)間從1個(gè)時(shí)鐘周期(250 ns)延長(zhǎng)至12個(gè)時(shí)鐘周期(3μs)。因此，大大減小了第3個(gè)運(yùn)算放大器的穩(wěn)定要求。

圖5 雙重取樣保持電路

3.2 比較器設(shè)計(jì)

轉(zhuǎn)換器包含一個(gè)輸入鎖定動(dòng)態(tài)比較器，如圖6所示。比較器包含自適應(yīng)功率控制(APC)，評(píng)估了鎖存器之后就會(huì)關(guān)閉第1級(jí)，所以，實(shí)際上比較器并無(wú)靜態(tài)功率。

圖6 帶有自適應(yīng)功率控制的鎖定動(dòng)態(tài)比較器

僅僅時(shí)鐘的上升沿需要APC脈沖。XOR門以及NOR門用于抑制時(shí)鐘下降沿的脈沖。然后，顛倒并延長(zhǎng)時(shí)鐘信號(hào)，以確保在評(píng)估鎖存器之前開(kāi)啟比較器的第1級(jí)。

3.3 DAC電路設(shè)計(jì)

A/D轉(zhuǎn)換器有一個(gè)10 bit分相電容DAC，由兩個(gè)5 bit電容組，如圖7所示。單位電容器大小為100 fF，所以，DAC總電容為6.3 pF。雖然利用單位大小的電容器會(huì)產(chǎn)生較小的增益誤差，但是可以提升布局的對(duì)稱性。將q0～q9邏輯驅(qū)動(dòng)器放置在電容器旁邊，可幫助DAC隔離數(shù)字噪聲的干擾。

圖7 本設(shè)計(jì)中使用的分相電容DAC

從16個(gè)通道獲得的10 bit轉(zhuǎn)換結(jié)果被存儲(chǔ)在兩個(gè)20×8 bit的寄存器組中，總數(shù)據(jù)速率為21×8bit× (1/48μs)=3.5 Mbit/s。

4 刺激電路設(shè)計(jì)

每個(gè)輸出同樣也可用于進(jìn)行電刺激。圖8是刺激電路。通過(guò)將信號(hào)A設(shè)定高電平，每個(gè)放大器前面的開(kāi)關(guān)可選取刺激的通道。所有通道配置了共同的刺激電流強(qiáng)度，但是可為測(cè)量或者刺激對(duì)單個(gè)通道進(jìn)行配置。當(dāng)A較低時(shí)，會(huì)抑制刺激、激勵(lì)正在接受測(cè)量的通道。

圖8 刺激電路

刺激電路將雙極電流脈沖注入目標(biāo)中。由兩個(gè)5 bit DAC以及兩個(gè)×10和×100開(kāi)關(guān)控制電流強(qiáng)度，可通過(guò)SPI總線配置DAC以及開(kāi)關(guān)。由兩個(gè)外部信號(hào)即v_up和v_down控制刺激定時(shí)，同時(shí)，外部信號(hào)可由MCU GPIO信號(hào)或者信號(hào)發(fā)生器進(jìn)行控制。

根據(jù)電容值，可注入多達(dá)±160μA的短脈沖，并且最小電流為±50 nA。根據(jù)式(1)可知，可通過(guò)微電極的電容值C、刺激時(shí)間t、電流強(qiáng)度I以及電源電壓(3 V)限制電流注入，其中ΔV表示探極電壓的變更。因此，調(diào)整電流輸入時(shí)，電荷必須以相同的個(gè)數(shù)向兩個(gè)方向移動(dòng)，這是至關(guān)重要的。

IC同樣也包含一個(gè)vmid開(kāi)關(guān)，此開(kāi)關(guān)可返回第1個(gè)運(yùn)算放大器的輸入。

5 整體結(jié)構(gòu)設(shè)計(jì)

圖9 系統(tǒng)的結(jié)構(gòu)方框圖

圖9是提出系統(tǒng)的結(jié)構(gòu)方框圖。芯片包括16個(gè)多路轉(zhuǎn)換前置放大器通道、2個(gè)后置放大器、A/D轉(zhuǎn)換以及1個(gè)用于輸出數(shù)據(jù)的雙向SPI接口。芯片為數(shù)字可編程型:可通過(guò)SPI接口對(duì)芯片增益、高通轉(zhuǎn)折頻率、各種偏移值以及刺激電流值進(jìn)行調(diào)整。重要的是，多個(gè)提出的系統(tǒng)電路可通過(guò)相同SPI總線連接，進(jìn)行大規(guī)模記錄。

6 測(cè)試結(jié)果

6.1 測(cè)量設(shè)置

利用信號(hào)發(fā)生器(Keysight 33220A)進(jìn)行測(cè)量。采用Keithley 2000萬(wàn)用表測(cè)量功耗。圖10是測(cè)量設(shè)置的方框圖。發(fā)生器的最小信號(hào)電平為20 mVpk-pk，對(duì)于電路來(lái)說(shuō)該數(shù)值過(guò)大。因此，在IC之前就插入節(jié)衰減塊，可將最小信號(hào)電平降至約為28 μVpk-pk。發(fā)生器的最小信號(hào)電平為28μVpk-pk。200 pF表面貼裝電容器替代電容式微電極，產(chǎn)生了約為5%的額外衰減。

圖10 測(cè)量設(shè)置的方框圖

在刺激測(cè)試中，移走200 pF系列電容器，并將其焊接在輸入節(jié)點(diǎn)與接地線之間。將矩形電流脈沖注入圖9中刺激電路的電容器中，并利用示波器(Keysight DSO6052A)進(jìn)行測(cè)量，F(xiàn)ET—輸入運(yùn)算放大器(LF411)被用作緩沖器。

通過(guò)USB以及SPI總線發(fā)送配置字節(jié)數(shù)組，可初始化數(shù)據(jù)傳輸，并對(duì)IC上的配置寄存器設(shè)定數(shù)值。然后，MCU會(huì)啟動(dòng)中斷程序，并以3.5 Mbit/s的平均數(shù)據(jù)速率向PC傳輸數(shù)據(jù)。

MCU以64 MHz的速度運(yùn)轉(zhuǎn)，SPI總線以12 MHz的速度運(yùn)轉(zhuǎn)。MCU同樣也會(huì)向IC提供一個(gè)4 MHz的慢速時(shí)鐘。根據(jù)邏輯分析器的測(cè)量結(jié)果可知，MCU有足夠的時(shí)間進(jìn)行所有要求的操作，并能夠在無(wú)損失的情況下可靠地將數(shù)據(jù)傳輸至計(jì)算機(jī)。

6.2 結(jié)果分析

電路是采用0.18μm CMOS工藝制成。圖11是設(shè)計(jì)布局的顯微照片。前置放大器位于U字形芯片的左半邊，后置放大器、多路復(fù)用以及刺激位于中間，A/D轉(zhuǎn)換器位于底部中心，以及邏輯位于右上角。布局的尺寸為1.78 mm×1.68 mm。圖12是測(cè)試板。

圖11 芯片布局的照片

圖12 測(cè)試板

利用最小增益以及最大增益測(cè)量功耗。計(jì)算結(jié)果并未考慮到MCU功耗，原因在于MCU是由USB總線驅(qū)動(dòng)。在最大增益條件下，包括3個(gè)調(diào)節(jié)器在內(nèi)的整個(gè)測(cè)試板的總功耗為1.9 mW。表1是設(shè)計(jì)電路的性能指標(biāo)。噪聲效率因數(shù)(NEF)按照式(2)計(jì)算得出，適合于前置放大器，但是輸入相關(guān)噪聲［Vni(rms)］適合于整個(gè)系統(tǒng)，包括量化噪聲。

式中，Itot是指前置放大器的總電源電流，UT是指p-n結(jié)熱電壓，BW是指用赫茲表示的放大器帶寬。

表1 提出測(cè)量電路性能對(duì)比

利用500μVpk-pk輸入正弦波以及數(shù)值為1 000的增益進(jìn)行測(cè)量，獲得的轉(zhuǎn)折頻率響應(yīng)如圖13所示。通過(guò)利用Matlab繪制數(shù)字?jǐn)?shù)值的振幅頻譜，可確定輸出的信號(hào)幅度。

圖13 選定高通轉(zhuǎn)折調(diào)諧值的實(shí)測(cè)頻率響應(yīng)

圖14是帶有最低電平(約26μVpk-pk)以及5 000增益設(shè)定值的2 kHz輸入的實(shí)測(cè)頻譜。圖15是信號(hào)電平約為500μVpk-pk并且使用了1 000增益的情況。由于偽電阻具有非線性，此處第2個(gè)諧波上升至36 dBc。將高通轉(zhuǎn)折頻率設(shè)置為200 Hz。如果將拐角設(shè)置為低于10 Hz，諧波會(huì)降至58 dBc，原因在于流過(guò)偽電阻的電流較少。利用MCU調(diào)整雙極刺激電流脈沖的速度，脈沖持續(xù)時(shí)間為1.8 ms。根據(jù)方程1可計(jì)算出電壓，注入的電流約為±200 nA。通過(guò)表1和圖14、圖15，可以看出相比其他類似結(jié)構(gòu)電路，提出電路的功率消耗較低，具有最大的增益值。文獻(xiàn)［7］雖然功耗更低，但是接口數(shù)量較少，只有8通道且增益只有2個(gè)固定值。

圖14 26μVpk－pk輸入信號(hào)的頻譜(增益為5 000)

圖15 500μVpk－pk輸入信號(hào)的頻譜(增益為1 000)

7 結(jié)論

本文提出了一種低功耗神經(jīng)信號(hào)測(cè)量以及刺激系統(tǒng)。提出設(shè)計(jì)中的集成緩沖邏輯能夠使其直接與低成本、低功耗微處理器連接，微處理器同樣能夠處理通過(guò)USB總線傳輸至計(jì)算機(jī)的數(shù)據(jù)。實(shí)際測(cè)試結(jié)果顯示，相比其他類似結(jié)構(gòu)電路，提出電路的功率消耗最低，電源電壓為3 V時(shí)，功耗僅為1.31mW到1.48 mW，增益最高可達(dá)76.2 dB，數(shù)據(jù)傳輸速率可達(dá)3.5 Mbit/s。在使用420 mAh紐扣式電池供電時(shí)，提出的設(shè)計(jì)能夠持續(xù)運(yùn)行大約一個(gè)月，十分適合便攜式神經(jīng)信號(hào)測(cè)量應(yīng)用。

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肖海慧(1974-)，女，漢族，陜西漢中人，研究生，副教授，研究方向?yàn)樽詣?dòng)控制、軟件開(kāi)發(fā)技術(shù)，haihuixiao@163.com。

Low Power Nerve Signal M easuring Circuit w ith 0.18μm CMOS Technology*

XIAO Haihui*

(Changzhou Textile Garment Institute，Changzhou Jiangsu 213164，China)

According to the power and the gain of the neural signalmeasurement system，a new 16 channel neural signalmeasurement and stimulation system with adjustable gain is proposed.The amplifier stage of the system is composed of 16 pre amplifiers，one Multiplexer and two broadband post amplifier.The system consists of one logic control units，which are used to obtain themeasured results from the buffer，and can control the bias current of the circuit，the high pass frequency，the gain of the amplifier and the exciting current intensity.All channels can be configured as output，using bipolar current pulse to stimulate the neuron.The system circuit ismade of low cost0.18 μm IC technology.The actual test results show that，compared to other similar structure circuit，the power consumption of the circuit is the lowest，only 1.31 mW to 1.48 mW，adjustable gain maximum up to 76.2 dB，and the data transmission rate up to 3.5 Mbit/s.

neural signalmeasurement;post amplifier;low power consumption;microcontroller unit

C:1295

10.3969/j.issn.1005－9490.2017.01.009

TN432

:A

:1005－9490(2017)01－0043－06

項(xiàng)目來(lái)源:江蘇省教育教學(xué)改革2015年度課題研究成果項(xiàng)目(2015JSJG293)

2016-01-27修改日期:2016-02-26