基于RF SOI CMOS工藝高線性低功耗LNA設計

何 全，陳忠學，2，章國豪

（1．廣東工業大學 廣東 廣州 510006；2．廣州鈞衡微電子科技有限公司 廣東 廣州 510006）

基于RF SOI CMOS工藝高線性低功耗LNA設計

何 全1，陳忠學1，2，章國豪1

（1．廣東工業大學 廣東 廣州 510006；2．廣州鈞衡微電子科技有限公司 廣東 廣州 510006）

基于IBM公司的0．18 μm RF SOI CMOS工藝，設計了一款應用于S波段的高線性低功耗低噪聲放大器。在傳統共源共柵拓撲結構的基礎上，本文提出使用有源偏置電路、級間匹配網絡和并聯反饋結構，使設計的放大器具有噪聲低、線性度高和功耗小等特點。仿真結果表明，該放大器在2．3～2．7 GHz頻段，電源電壓為 1．8 V，功耗為 9．8 mW 的條件下，噪聲系數小于 0．8 dB，增益大于 14 dB，輸入回波損耗和輸出回波損耗均大于10 dB，隔離度大于27 dB，輸入三階交調截取點大于15 dBm，滿足無線基礎架構接收器對低噪聲放大器的所有性能要求。

SOI；低噪聲放大器；高線性；低功耗；S波段

近年來，隨著手持智能終端的不斷普及和各種移動應用的蓬勃發展，移動數據流量呈現爆炸式增長，數據傳輸率也不斷提升。為了應對巨大的移動數據業務和高速率數據傳輸率的要求，目前應用于無線通信的頻譜資源已經進入到S波段（2～4 GHz），如無線局域網 （WLAN） 和移動通信（LTE，WCDMA，TD-SCDMA）等[1]。

為了支持各種無線通信標準和眾多移動應用，這就不可避免地給手持智能終端提出更加嚴格的要求，特別是射頻前端組件。低噪聲放大器（LNA）是射頻前端無線基礎架構接收器的一個關鍵模塊[2]，它的性能直接影響并決定著接收器的靈敏度和動態范圍，必須滿足低噪聲、高線性度和無條件穩定等關鍵要求[3-4]。

目前，在LNA的諸多實現方案中，源簡并共源共柵結構應用的最多，雖然具備高帶寬、高增益和高反向隔離度等特點，但線性度低。采用的絕大多數都是GaAs pHEMT和CMOS工藝，雖然工藝成熟，但噪聲大、功耗高，不利于手持智能終端的續航[5]。針對上述問題，文中提出使用SOI CMOS工藝，通過添加反饋網絡和漏端到接地之間連接串并聯CR網絡，能有效改善傳統低噪聲放大器中線性度低、噪聲大和功耗高等缺陷。

1 低噪聲放大器設計

1.1 器件工藝選擇

SOI（Silicon-On-Insulator絕緣體上硅） CMOS是最近十幾年才出現的一種新型半導體原材料[6]，與傳統的Bulk CMOS器件相比，SOI CMOS在器件和襯底之間加入了一層絕緣埋氧層，如圖1所示。絕緣埋氧層不僅能有效減輕體效應，消除Latch-Up（閂鎖效應），而且還能在一定程度上抑制Bulk CMOS器件的寄生效應，除此之外，SOI CMOS器件還具有導通電壓低，噪聲小和集成度高等優點[7]。

LNA的噪聲系數和增益受到ft，fmax和FET柵極電阻的影響，而SOI CMOS提供了一個極低的電容器件，因此有助于ft和fmax。在許多領域，SOI CMOS已成為蜂窩和Wi-Fi開關的適用技術。SOI CMOS允許優化的開關和LNA在前端模塊中進行集成，從而改善LNA的性能。為了解決復雜的多頻帶和多標準設計，射頻前端組件要求進一步集成多個射頻單元（如功率放大器、低噪聲放大器和天線開關）以滿足高線性和低功耗等要求，SOI CMOS無疑是最佳的工藝選擇[8]。

圖1 SOI CMOS晶體管截面圖

1.2 拓撲結構選擇

共源共柵拓撲結構不僅具有噪聲系數低和線性度好等優點，而且還可以減小晶體管的Miller效應和有限輸出阻抗所帶來的影響，具備高帶寬、高增益和高反向隔離度等特點[9]。

區別于傳統的源簡并共源共柵拓撲結構，本文改進的低噪聲放大器通過采用有源偏置電路、級間匹配網絡和并聯反饋結構來實現高線性、低噪聲和低功耗等性能要求。具體拓撲結構如圖2所示，其中虛線方部分采用RF SOI CMOS工藝實現，而虛線方框以外的部分則是通過多層基板、綁定線和SMT元件實現。

晶體管M1和M2構成低噪聲放大器共源共柵的主體結構。晶體管M3與M1構成電流鏡結構，為放大管M1提供穩定的偏置電流，使其不隨工藝、溫度和電源電壓的變化而變化[10]。電阻R1和R2構成電阻分壓式偏置網絡給晶體管M2提供穩定的柵壓偏置，通過選擇合適的偏置電阻阻值，可以使線性度達到最佳。漏端到接地之間連接的串并聯CR級間匹配網絡，在低頻時可以用來充當高阻抗，而在高頻時則可以用來充當分流電阻，有利于器件的穩定，同時對線性度也有一定的影響。器件輸出和輸入之間采用并聯反饋，有利于IP3、增益和回波損耗的調整，但會降低噪聲系數，通常只用于共柵極設計[1]。

圖2 低噪聲放大器拓撲結構

1.3 噪聲系數和輸入匹配

噪聲系數和輸入回波損耗是低噪聲放大器設計時需要考慮的主要因素。共源共柵設計的共源級主要是為了獲得最佳的噪聲系數、輸入阻抗匹配和目標漏源電流下的P1dB，而共柵極則是在不影響其他性能指標的前提下獲得最佳的IP3、輸出阻抗匹配和P1dB。

圖3 簡化的小信號等效模型

低噪聲放大器的簡化小信號等效模型如圖3所示。由小信號等效模型可得到噪聲系數表達式為[11]

由此可見，器件的噪聲不僅與晶體管內部的噪聲有關，而且還與外部的輸入匹配網絡和電感Ls的Q值有關。通過采用合適的晶體管寬度和多晶體管并聯等技術，可以使內部噪聲達到最?。煌ㄟ^采用高Q值的外部元件，可以使外部噪聲達到最小。在綜合考慮噪聲系數、增益和線性度之后，選取晶體管M1和 M2 的寬度為 240 μm（80 fingers×3 μm）。

圖4顯示了2.5 GHz時共源共柵拓撲結構在Smith圓圖中的噪聲系數圓和可用增益圓，考慮SMT元件的寄生效應和傳輸線損耗，在0.6 dB噪聲圓和16 dB增益圓內選取源阻抗Zs=102+j*83 Ω，作為噪聲、增益和輸入回波損耗之間的權衡點。輸入匹配網絡選用高Q元件C1、C2和Lg實現，以獲取最佳的噪聲系數，C1還用于直流阻隔。

圖4 可用增益和噪聲系數圓

1.4 線性度和輸出匹配

除了噪聲系數和輸入匹配之外，線性度也是低噪聲放大器的一個重要考慮因素。低噪聲放大器要在存在很強干擾情況下接收比較弱的信號時保持線性工作，否則就會使接收器的靈敏度降低并且產生交叉調制，嚴重影響接收器的性能。在低噪聲放大器中，普遍采用三階截取點（IP3）來度量線性度[2]。

輸入匹配網絡對噪聲系數有很大的影響，而輸出匹配網絡對噪聲的影響可以忽略不計。所以，在輸出匹配里面主要考慮的是增益。當源與阻抗ZS=102+j*83 Ω完成輸入匹配后，IP3將取決于輸出匹配，與反饋網絡、分壓式偏置網絡和級間匹配網絡也有一定的影響。放大器的輸出負載可以通過負載牽引技術掃描得到，輸出匹配網絡由 Ld、Rd、L1、C3和直流阻隔電容C4完成。

1.5 穩定性

絕對穩定性是指放大器在任何輸入和輸出條件下都不會產生振蕩，它是低噪聲放大器最重要的要求之一。低噪聲放大器要在最高達18 GHz的頻率下能夠保持絕對穩定工作，而且每一級也要滿足絕對穩定工作的要求，包括所有條件下的所有外部元件和偏置。在此頻率范圍內的多數情況下，低噪聲、高增益的器件往往會變得很不穩定。

為了穩定器件同時滿足這些要求，必須采用穩定性設計技術。本文通過加入源級反饋電感Ls、漏級到接地之間的串并聯電阻CR網絡和共柵極輸出與輸入之間的RC并聯反饋，可以實現絕對穩定工作。

2 低噪聲放大器仿真結果及其分析

文中所設計的低噪聲放大器是基于IBM公司的0.18 μm RF SOI CMOS工藝實現，并在ADS2011仿真平臺下進行設計、優化和仿真。在綜合考慮輸入輸出匹配網絡、級間匹配網絡、SMD元件寄生阻抗、傳輸線損耗、綁定線和晶體管輸入輸出寄生電容的影響后，所得到的噪聲系數和S參數仿真結果如圖5，圖6所示。

圖5 噪聲系數

圖6 S參數

仿真結果顯示，在電源電壓為1.8V，功耗為9.8 mW的條件下，噪聲系數小于0．8 dB，小信號增益大于14 dB，輸入輸出回波損耗均大于10 dBm，隔離度大于27 dB。取得了不錯的噪聲性能，而且小信號增益大，輸入輸出匹配良好。

線性度的衡量是采用仿真模型估算在工作頻率下的兩個相隔5 MHz音調的IP3，使每個音調的輸入功率為-20 dBm。仿真模型估算結果如圖7所示，在 2．3～2．7 GHz 頻段內，IIP3 大于 15 dBm，OIP3 大于30 dBm，實現了高線性度。放大器的穩定系數如圖8所示，在高達18 GHz內均大于1，符合絕對穩定的工作條件。[12-13]增益和線性度都不錯，但噪聲系數略大。本文的噪聲系數和功耗都比較低，線性度較好，增益也較高。（文獻[12-13]為 Bulk CMOS工藝，文獻[14-15]為SOI CMOS工藝）

圖7 線性度

圖8 穩定系數

表1 性能比較

3 結 論

基于 IBM 公司 0．18 μm RF SOI CMOS 工藝設計了一款應用于S波段的低噪聲放大器。仿真結果表明，該放大器在 2．3～2．7 GHz頻段，電源電壓為 1．8 V，功耗為9．8 mW的條件下，噪聲系數小于0．8 dB，增益大于14 dB，輸入三階交調截取點大于15 dBm，滿足無線基礎架構接收器對低噪聲放大器的要求。同時，該設計也表明RF SOI CMOS作為一種新興工藝，有著比傳統Bulk CMOS更加優越的性能，可以很好地應用于射頻前端組件中，以滿足高線性和低功耗等要求。

[1]張勝標，張志浩，章國豪．用于S波段的高線性低噪聲放大器[J]．電子器件，2016，39（1）:57-61．

[2]Thomas H．Lee．CMOS射頻集成電路設計 [M]．2版．余志平，周潤德，等譯．北京：電子工業出版社，2012．

[3]高向可．C波段低噪聲放大器的仿真設計[J]．電子設計工程，2011，19（22）:94-97．

[4]方方．基于ADS的C波段的低噪聲放大器仿真設計研究[J]．電子設計工程，2013，21（1）:67-69．

[5]Hassan M，Olson C，Kovac D，et al．An Envelope-Tracking CMOS-SOS Power Amplifier With 50%Overall PAE and 29．3 dBm Output Power for LTE Applications [C]// 2012 IEEE Compound Semiconductor Integrated Circuit Sym-posium（CSICS）．La Jolla，CA:IEEE，2012:14-17．

[6]林俊明，鄭耀華，鄭瑞青，等．應用于移動手機的SOI線性射頻功率放大器的設計 [J]．電子技術應用，2015，41[9]:60-62．

[7]Madan A，Mcpartlin M J，Masse C，et al．A 5 GHz 0．95 dB NF Highly Linear Cascode Floating-Body LNA in 180 nm SOI CMOS Technology[J]．IEEE Microwave and Wireless Components Letters，2012，22（4）:200-20．

[8]鄭直．SOI功率器件的新結構研究[D]．成都:電子科技大學，2013.

[9]Moezzi M，Bakhtiar S.Wideband LNA Using Active Inductor With Multiple Feed-Forward Noise Reduction Paths[J].IEEE Transactions on Microwave Theory and Techniques，2012，60 （4）:1069-1078.

[10]劉祖華，劉斌，黃亮，等.應用于WLAN的低噪聲放大器及射頻前段的設計 [J].電子技術應用，2014，40（1）:38-40.

[11]Razavi B.RF Microelectronics[M].New York:Prentice Hall，2011.

[12]Arshad S，Ramzan R，Zafar F，et al.Highly linear inductively degenerated 0.13μm CMOS LNA using FDC technique [C]//2014 IEEE Asia Pacific Conference on Circuits and Systems （APCCAS）.Ishigaki:IEEE，2014:225-228.

[13]Thacker M B，Awakhare M，Khobragade R H，et al.Multi-Standard Highly Linear CMOS LNA[C]//2014 International conference on Electronic System，Signal Processing and Computing Technologies.Nagpur:IEEE，2014:63-68.

[14]IJI A，Xi Zhu，Heimlich M.A 3-5 GHz LNA in 0.25μm SOICMOS ProcessforImplantable WBANs[C]//2012 IEEE 55th International Midwest Symposium on Circuits and Systems（MWSCAS）.Boise ID，IEEE，2012:766-769.

[15]Hossein N，Miles S，Naveen Y，et al.A 0.8dB NF，4.6dBm IIP3，4.6dB IIP3，1.8-2.2GHz，Low-Power LNA in 130 nm RF SOI CMOS Technology[C]//Wireless and Microwave Circuits and Systems （WMCS）.Waco，TX:IEEE，2015:1-4.

A high-linearity and low-power LNA in RF SOI CMOS technology

HE Quan1，CHEN Zhong-xue1，2，ZHANG Guo-hao1
（1.Guangdong University of Technology，Guangzhou 510006，China； 2.Guangzhou Junheng Micro-Electrics Tech Ltd.，Guangzhou 510006，China ）

A high-linearity and low-power low noise amplifier was implemented in IBM's 0．18 μm RF SOI CMOS technology for S band application．Based on conventional cascode topological structure，this improved LNA achieves high linearity，low noise and low power while using an active bias circuit combined with inter-stage matching network and a parallel feedback structure．The SOI CMOS LNA has a simulated noise figure of less than 0．8 dB，gain of greater than 14 dB，input return loss and output return loss of more than 10 dB，reverse isolation of more than 27 dB，input third order intercept point of more than 15 dBm over 2．3 to 2．7 GHz under the conditions that the power supply voltage is 1．8 V and the power dissipation is 9．8 mW，satisfying all the need for LNA in wireless receivers．

SOI； low noise amplifier； high-linearity； low-power； S band

TN722．3

A

1674－6236（2017）17-0111-04

2016-07-25稿件編號：201607175

廣東省戰略新興產業重大專項（2012A010701002）

何 全（1990—），男，湖北荊州人，碩士研究生。研究方向：射頻與微波集成電路設計。