基于Lutz模型的無線信道仿真器的FPGA實現

郭黎利，劉麒麟

(哈爾濱工程大學 信息與通信工程學院，黑龍江 哈爾濱 150001)

基于Lutz模型的無線信道仿真器的FPGA實現

郭黎利，劉麒麟

(哈爾濱工程大學 信息與通信工程學院，黑龍江 哈爾濱 150001)

無線信道仿真器，是對真實信道環境的擬合，可以提高通信系統的研發和測試效率，具有很強的現實意義。Lutz模型是一種非穩態信道，能夠在良好信道狀態和不良信道狀態之間進行切換，并有效描述信道的變化特征。設計了一種基于Lutz模型的頻率選擇性信道，在FPGA中采用分模塊進行實現，然后使用Modelsim和Maltab等工具進行驗證，仿真結果表明無線信道仿真器的FPGA實現，滿足信道特征的統計特性，可直接用來測試無線通信系統。

無線信道仿真器；Lutz模型；FPGA

0 引言

在無線通信系統中，無線信道作為信號傳輸媒介占據重要的一環。因此，對無線信道模型的研究，人們做了大量的工作。建立最優的、最擬合實際信道環境的模型，以及在此模型基礎上實現的信道仿真器，是無線通信系統研發中比較重要的一部分[1]。專業的信道仿真器，由于價格昂貴，并且靈活性不夠，掣肘著通信系統研發的效率。FPGA相比專業的信道仿真器，價格低廉，并且可以用編程語言，對內部資源靈活設置，因此，使用FPGA來仿真信道模型，是實現信道模擬器的一個最優選擇[2]。

對于無線通信來說，單一某個信道模型是無法準確描述實際信道狀態的。Lutz模型是一種非穩態信道，它可以在良好信道狀態和不良信道狀態之間進行切換[3]。本文設計了一種基于Lutz模型的頻率選擇性信道，在FPGA中采用分模塊進行實現。

1 系統結構概述

本設計選用Xilinx公司出品的Virtex-5系列的XC5VSX95T芯片[4]，總體實現框圖如圖1所示。圖1實現了一種頻率選擇性信道，它是基于Lutz信道設計的。在圖1中，首先由信號發生器產生30 MHz中頻信號，經過AD芯片轉換為數字信號，然后對其進行下變頻，此時信號為數字基帶信號，然后將該數字基帶信號分兩路，分別經過不同的延時之后，一路信號跟Lutz動態信道相乘，另一路跟高斯多普勒信道相乘，接著將兩路信號相加，然后經過上變頻、DA轉換，再次成為了模擬中頻信號，最后輸出到示波器觀察波形。

如圖1所示，大部分模塊將由FPGA來實現。AD和DA部分分別由ADI公司的ad6455和ad9777芯片來完成。本文采用模塊化設計來實現仿真器的設計。

圖1 信道仿真器的總體實現框圖

2 Lutz信道的實現

Lutz模型提出了在存在視距分量的區域(良好的信道狀態)和視距分量被遮擋的區域(不良的信道狀態)之間進行切換。該切換是由一個兩狀態馬爾可夫鏈控制的。在Lutz模型中，如果處于良好信道狀態，則信號的衰落由瑞利過程描述。否則處于不良信道狀態，則信號的衰落由Suzuki過程描述。

2.1 瑞利過程的實現

本文的瑞利過程，采用的是經典的Jakes模型[5-6]。

在FPGA中實現該Jakes模型，需要產生均勻隨機數，還有余弦和正弦函數。余弦和正弦函數，可以采用直接數字頻率合成法(Direct Digital Synthesis,DDS)算法產生[7]，均勻隨機數由m序列來實現[8]。

分別用Modelsim仿真Jakes模型的同向分量和正交分量，如圖2所示?？蓪⒃搱D與MATLAB仿真曲線比較，進而來證明本次Jakes信道的硬件實現基本符合要求。

圖2 Jakes模型的仿真

2.2 Suzuki過程的實現

Suzuki信道是在瑞利信道的基礎上考慮陰影效應，即瑞利信道的平均功率呈對數正態分布，所以它的信道沖激響應，是瑞利信道乘以對數正態過程。本節來完成Suzuki信道的硬件實現。上節已經實現了瑞利信道，因而下文來完成對數正態過程的硬件實現。

實現對數正態過程，需要先分別實現高斯分布和指數函數。

2.2.1 高斯分布的實現

在硬件中均勻分布是容易實現的，而高斯分布不太容易直接實現。所以本文采用Box-Muller 算法來產生高斯噪聲[9]，它具有實現復雜度低、精確性高等特點。

使用Box-Muller方法，在FPGA中硬件仿真，其高斯分布的Modelsim仿真波形如圖3所示。從圖中可以看出，該信號起伏無規律，并集中在平均值附近，這符合正態分布的時域特征，將該仿真數據進行采樣，然后保存到TXT文檔，使用Matlab計算概率密度函數，如圖4所示。

圖3 高斯信號仿真波形圖

圖4 概率密度函數

圖4驗證了此次仿真的數據，滿足高斯分布。說明此次硬件實現的高斯分布基本正確。

2.2.2 指數函數的實現

在FPGA實現函數波形，一般有2種方法——DDS和坐標旋轉數字計算方法(Coordinate Rotation Digital Computer，CORDIC)[10]。相比于DDS，CORDIC實現的精度較高，但耗費的資源較大。由于產生萊斯信道需要多路正弦和余弦波，為了節省資源，所以用DDS來產生它們。由于在高斯分布的實現中，只需要產生一路指數函數，考慮到實現的精度，本文采用CORDIC來實現指數函數。

為了提高開發效率，本節使用Xilinx公司提供的CORDIC IP核。在該IP核設置選擇輸出"sinh and cosh"，那么在兩個輸出端口分別是sinh和cosh函數，將兩個端口相加即可得到指數函數[11]。在本次指數函數實現時，設置輸入為16位，其中低13位為小數位，設置輸出為16位，其中低11位為小數位。指數函數的Modelsim仿真波形如圖5所示。

圖5 指數函數的仿真波形

在圖5中，仿真曲線基本符合指數函數逐漸遞增的規律。為了計算誤差，可以抽取波形中一個某個值進行誤差計算，假如抽取圖5中光標處的數值(x=2 856,e_x=2 895)，根據本次設計中，則歸一化之后的值為(x′=2 856/(213)= 0.348 6，e_x′=2 895/(211)= 1.413 6)，因此該點處誤差可由下式計算：

(1)

式(1)計算出的誤差為2.5%，誤差值較小。還可以將圖5中的e_x值保存到文件，然后在MATLAB中分析，繪制誤差曲線。經驗證，本次在硬件中實現的指數函數誤差較小，符合設計要求。

2.3 轉移概率的實現

本節來介紹Lutz動態信道中，馬爾可夫轉移概率的硬件實現。

對于轉移概率的取值，文獻[3]是采用了一種最小平方擬合方法測量數據來決定的。文獻[12-13]中利用最小均方誤差準則以及最小均方誤差法擬合出的模型參數來進行仿真，通過實際測試數據來確定狀態轉移概率：

(2)

為了在硬件中實現式(2)的概率，采用上節中分析過的m序列。設定m序列為10位，則210*0.85=870，210*0.8=819，即設定一個兩狀態的狀態機(0狀態和1狀態)，當處于0狀態時，判定m序列的值，小于870，則保持當前狀態，否則跳轉至1狀態；當處于1狀態時，判定m序列的值，小于819，則保持當前狀態，否則跳轉至0狀態。Modelsim仿真如圖6所示。

圖6 信道狀態轉移仿真圖

經過上文的分析和仿真，實現Lutz動態信道的各部分已完成，只需要對各個模塊進行綜合互聯，即可完成Lutz動態信道的硬件實現。

3 高斯多普勒信道的實現

對于高斯多普勒信道的硬件實現，本文采用成型濾波法進行實現[14]。硬件實現框圖如圖7所示。

圖7 高斯多普勒信道的硬件實現框圖

由圖7可知，同向分量和正交分量，它的時域和頻域均呈高斯分布。

由于上文實現指數函數一節中，已經完成了在硬件中實現高斯分布的信號，所以本節只需要完成高斯多普勒濾波器即可。在設計高斯多普勒濾波器時，首先將高斯多普勒信道的時域自相關函數，使用MATLAB保存至coe文件，然后供Xilinx FIR IP核調用，該文件中的數據應按照FIR濾波器IP核所需格式進行保存。

將產生好的高斯分布的信號，經過該濾波器，得到的圖形如圖8所示。

圖8 濾波前后對比圖

從圖8可以看出，經過濾波后的高斯信號，波形起伏急劇減小，這是因為高斯功率譜的濾波器相當于低通濾波，平滑了原先劇烈變化的波形。

4 延時的實現

本文采用雙口RAM來實現信號的延時[15]。本次仿真設定兩路延時量分別為0.2 μs和0.6 μs。設定輸入信號為cos(200 πt)，系統時鐘的頻率為100 kHz，此時延時量分別為2個和6個時鐘周期。其中設置數據寬度為16位，寫地址和讀地址位寬為8位。

為了達到延時的效果，需要首先將數據寫入雙口RAM，經過2個時鐘和6個時鐘后，再將該數據讀出，即采用先寫后讀的方式。仿真結果如圖9所示。

圖9 信號的延時信息

在圖9中對數據的延時進行顯示，可以看出延時信號比原信號滯后2個時鐘和6個時鐘，如圖中標記的數值7 455。

5 性能驗證

在圖1信道仿真器實現框圖中，將信號發生器產生的30 MHz中頻模擬信號，經過AD變換和數字下變頻，然后輸入到由FPGA實現的信道仿真器中進行處理，接著對處理過的信號進行數字上變頻，然后經過DA變換，最后將該模擬中頻信號，輸入示波器進行觀察。

對FPGA實現的Lutz動態信道進行示波器觀察，波形如圖10所示。在圖10中，可以看出Lutz信道的包絡，明顯有2個狀態，驗證了Lutz信道是由兩狀態隨機切換的動態信道，表明本次Lutz信道硬件實現符合要求。

將Lutz信道的波形放大觀察，如圖11所示。該圖的波形可以看成是多個正弦波的疊加的結果，也驗證了本文中的平坦衰落信道是用正弦波疊加法實現的。

圖10 示波器波形顯示

圖11 Lutz信道的波形

6 結束語

本文設計了基于Lutz信道的頻率選擇性信道，然后在FPGA中分模塊實現。在Lutz模型實現時，瑞利信道采用Jakes模型，該模型中的正弦和余弦函數，采用DDS來產生。Suzuki信道的實現中，使用Box-Muller來產生高斯分布，使用CORDIC來產生指數函數，用m序列產生轉移概率。高斯多普勒使用濾波法來實現，使用Xilinx FIR IP核進行設計。延時使用雙口RAM來實現。數字上變頻和下變頻可以采用IQ解調和調制的方法實現。

在對該頻率選擇性信道實現后，使用Modelsim、Matlab和示波器等工具對已實現的硬件模塊進行驗證。結果表明，本次硬件實現的基于Lutz模型的頻率選擇性信道，符合理論要求，可直接用于實際通信系統的驗證分析中。

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FPGAImplementationofWirelessChannelSimulatorBasedonLutzModel

GUO Li-li,LIU Qi-lin

(College of Information and Communication Engineering,Harbin Engineering University,Harbin Heilongjiang 150001,China)

The wireless channel simulator is a fitting of the real channel environment. It can improve the research and development (R&D) and testing efficiency of communication system,and has very strong practical significance. Lutz model,a non-steady channel,can switch between good channel state and bad channel state,and describe the changing characteristics of channel effectively. This paper describes the design of a frequency selective channel based on Lutz model,used in FPGA module,and then uses Modelsim and Maltab tool to verify the implementation of FPGA. The results show that the FPGA implementation of wireless channel simulator can meet channel statistical characteristics,and be directly used to test the wireless communication system.

wireless channel simulator; Lutz model; FPGA

TN911.251

A

1003-3114(2017)06-81-5

10. 3969/j.issn. 1003-3114. 2017.06.20

郭黎利，劉麒麟.基于Lutz模型的無線信道仿真器的FPGA實現[J].無線電通信技術,2017,43(6): 81-85.

[GUO Lili,LIU Qilin. FPGA Implementation of Wireless Channel Simulator Based on Lutz Model[J].Radio Communications Technology,2017,43(6):81-85.]

2016-05-25

國家自然科學基金項目(61271263)

郭黎利(1955—)，男，教授，主要研究方向：現代通信系統理論與技術、通信信號處理技術。劉麒麟(1990—),男，碩士研究生，主要研究方向：無線信道模型、現代通信技術。