面向MEMS加速度傳感器的儀表放大器的設計與實現

(青島科技大學 自動化與電子工程學院，山東 青島 266100 )

面向MEMS加速度傳感器的儀表放大器的設計與實現

邢萬里

(青島科技大學自動化與電子工程學院，山東青島266100 )

加速度傳感器已經廣泛應用于軍事、工業、環境監測等領域，已經成為熱點的研究對象，但是器件的小型化與可靠性成為限制該技術發展的重要瓶頸;因此，針對新型硅基MEMS 加速度傳感器的信號處理電路小型化的問題，提出了一種與MEMS技術完全兼容基于CMOS工藝的片上集成運算放大器電路;通過提取分析相關加速度傳感器的性能參數，設計低功耗、低噪聲且符合精度等特殊要求的前置放大器;同時對集成儀表放大器的主要電路特性和功耗進行了仿真分析;從仿真結果看，設計的三運放儀表放大器的關鍵參數—共模抑制比可以到達101 dB，整體性能良好;完成了對仿真結果的版圖設計和驗證，繼而在華潤上華0.5 μm CMOS標準工藝線上進行了流片，完成了芯片的封裝測試，該測試結果顯示運放的增益能夠達到42 dB，功耗僅為5.25 mW，符合預期的設計目標。

片上集成；儀表放大器；共模抑制比；低功耗

0 引言

近年來電子技術不斷發展，使運算放大電路得到了非常廣泛的應用。而儀表放大器實際上是一種差分電壓放大器，它主要由運算放大器構成，但各方面性能卻要遠遠優于運算放大器。儀表放大器把關鍵元器件集成在了放大器的內部，可以只通過外接電阻Rg來實現增益可調。由于儀表放大器具有高共模抑制比、高的輸入阻抗、低的輸出阻抗等特點，使其在數據采集、傳感器信號放大、醫療設備和高檔音響設備等方面備受青睞[1-3]。

新型的壓阻式硅微加速度傳感器應用十分廣泛。其突出特點便是采用了差分電容結構，通過差分電容的改變來反映加速度的變化。但是壓阻式加速度傳感器必須和高精度的讀出電路相匹配[4-6]。隨著硅微加速度傳感器的應用越來越廣泛，因此對其相匹配的讀出電路也提出來更高的要求。同時，隨著MEMS技術和大規模集成電路技術的發展，加速度傳感器也逐漸向集成化、低功耗的方向發展，要求我們把微硅傳感器與讀出電路集成到一塊芯片上，構成片上系統[7-8]。但是目前國內還罕有電容式微硅加速度讀出電路的成品，更沒有將其集成到一塊芯片上的產品，這使得其應用受到了很大的限制。

本文針對MEMS加速度傳感器讀出電路的片上系統中的儀表放大器進行了CMOS集成電路設計，進行了相關仿真實驗，根據仿真結果進行了版圖設計。最終完成了運放電路芯片的流片、封裝與測試。

1 MEMS加速度傳感器的基本原理

本文所設計的運算放大器主要是面向一種壓阻式加速度傳感器，該型加速度傳感器是在研究硅的壓阻效應的基礎上，結合了MEMS技術，所設計出的一種新型的加速度傳感器，其測量原理就是通過利用特殊設計的壓敏電阻構成的惠斯通電橋上電信號的變化測量加速度的大小。該型加速度傳感器是在標準的MEMS工藝線上加工制作而成，它將壓敏電阻安放在4個懸臂梁的力學敏感節點上，再將一個剛性圓柱體固定在4個懸臂梁微結構的中心連接點處，如圖1。

圖1 MEMS加速度傳感器

由于將壓敏電阻安放在了懸臂梁的敏感節點處，我們通過壓阻效應的基本原理能夠進一步得知，懸臂梁上力學敏感節點的應變可以通過壓敏電阻的阻值改變來感知。所以，一旦有加速度應變作用在剛性圓柱體上的時候，圓柱體會將感受到的力學應變傳遞給懸臂梁，使懸臂粱產生應力變化，安放在其上面的壓敏電阻的電阻值就會隨之發生變化。同時，我們是按照惠斯通全橋的方式連接的四塊壓敏電阻，通過在它上面外加的直流激勵，惠斯通電橋的阻值變化就轉變成了電學信號，從而實現加速度信號的探測。在沒有應力作用下的時候，X軸電橋的輸出信號能夠表示為：

(1)

其中：Vin是輸入電壓信號。

當沒有應力作用的時候，RAX1=RAX2，電橋為平衡狀態。當有應力作用的情況下，X軸上的的壓敏電阻阻值就會發生變化，X軸電橋的輸出電壓記為：

(2)

此時有，R1=R2=R3=R4，ΔR1=ΔR2=ΔR3=ΔR4=ΔR。

式(2)可以記為：

(3)

2 電路設計與仿真

儀表放大器是在噪聲存在的條件下放大小信號的器件。它的工作原理是利用差模小信號疊加在較大的共模信號之上的特性，并能夠有效的去除共模信號，而又同時將差模信號放大。衡量儀表放大器性能的關鍵參數是共模抑制比，這個參數用來衡量差分增益與共模衰減之比[9-10]。儀表放大器是傳感電路系統中的重要模塊，它的性能直接決定了傳感器的品質。

2.1 儀表放大器的電路設計

圖2 三運放儀表放大器

本文中采用三運放的儀表放大器，如圖2所示，由3個運算放大器組成，其中前兩個運放構成同相比例放大器，輸入電阻大，并且電路完全對稱，共模抑制比高，第3個放大器實現差動放大器的功能，實現電路相減功能。因此圖中輸出電壓有：

(4)

uo2-uo1=2uR1+uRg

(5)

又根據放大器“虛短”和“虛斷”的概念，有：

uRg=Vin2-Vin1

(6)

(7)

因此有：

uo2-uo1=2×R1×IR1+uRg

(8)

(9)

儀表放大器的電路中有7個電阻，并且結合儀表放大器的增益(式9)可知，若要達到40 dB的增益，主要由R1和Rg有主要關系，因為第3個放大器構成基本相減電路，因此R2和R3的阻值大小相等并且假定為10 KΩ，而R1假定為100 kΩ，則可以求得Rg的阻值為2.02 kΩ。

2.2 儀表放大器的電路仿真

儀表放大器直流仿真的目的是對電路中各直流工作點的確定，并且也是觀察各直流工作點是否穩定的重要方法。通過對儀表放大器進行直流仿真分析，可以得出儀表放大器各直流工作點非常穩定，并且整體電流功耗為137.637 μA，可以計算出單個運算放大器的電流功耗為45.879 μA，從而滿足運算放大器的設計要求。

圖3 儀表放大器的增益

對儀表放大器的增益進行仿真，結果如圖3所示，儀表放大器的增益達到39.32 dB，單位增益帶寬約為2.177 MHz，基本滿足設計要求。

圖4 儀表放大器的噪聲仿真

圖5 儀表放大器的共模增益

由圖5可知，儀表放大器的共模信號增益接近-61 dB，根據共模抑制比的定義可得，儀表放大器的共模抑制比(單位為dB時)即為差模信號增益減去共模信號增益，大約為101 dB。最后，電源抑制比的仿真結果為117.72 dB，進而就可以得到儀表放大器的仿真指標如表1所示。

表1 仿真參數設定

運放的電流源負載由M3、M4與M6組成，M3、M4管的寬長比為6/1，M6管的寬長比為120/1，考慮把M6管拆成10個12/1并聯的晶體管。并把M3、M4管放中間，5個M6管分別放左邊和右邊。

差分輸入對管電路由M1和M2組成，寬長比均為10/1，考慮把M1和M2管各拆成2個5/1并聯的晶體管，為了差分對管的匹配，把M1和M2管進行交叉，其中每部分由兩個拆分好的單元晶體管并聯組成。尾電流源部分電路圖由M5、M7和M8組成，并且他們的寬長比均為12/1，把他們均拆分成2個6/1的單元晶體管并聯。通過綜合考慮運算放大器各部分的大小和形狀，以及各部分放在一起顯得緊湊。

表2 尺寸參數值設定

進而對三運放儀表放大器的版圖進行布局和設計，為了盡量減小互連金屬線之間的串擾，采用如圖6所示的設計。

圖6 儀表放大器版圖

為了防止外部環境或芯片內部積累的大量靜電電荷對芯片造成不可逆損傷[11]，設計了相應的ESD保護器件、保護電路來增強電路芯片的ESD耐受能力。為了使芯片內部的電路與外部接口相連接，則需要在芯片的四周放置壓焊塊(PAD)，在版圖設計時將壓焊塊與芯片中的相應節點相連接，芯片制造結束后，再通過壓焊線將壓焊塊與外部接口連接。

3 電路測試與結果分析

在MEMS加速度傳感器的振動臺測試實驗中，首先將其固定在振動臺，使其最大輸出方向垂直于振動臺平面。振動臺是由信號發生器產生可調頻率幅值的信號經過功率放大之后傳入振動臺進行控制的，利用固定信號的幅值對待測加速度傳感器進行掃頻測量，就能夠得到MEMS加速度傳感器的頻率響應曲線。實驗結果如圖7所示。

圖7 完整的芯片版圖及ESD、PAD局部放大圖

該型MEMS加速度傳感器的頻率測試范圍設置為5～1 000 Hz，從圖7中我們能夠得出：MEMS加速度傳感器的低頻響應比較理想，傳感器的共振頻率在502 Hz上下，儀表放大器就是針對這種微弱低頻信號進行設計的。

將本文設計的運算放大器電路在華潤上華DPTM 0.5(m標準半導體工藝線上進行了流片生產，整個芯片電路的總面積為1.014 mm×1.673 mm，其中包括了其他3個芯片電路。在芯片的封裝上我們采用了無錫中國電子科技集團58研究所的CQFP64-02封裝。出于便于測試的目的，我們選擇在適當的節點上加入零歐電阻，來更好地調整測試實驗的方案。由于整個硅片當中不僅有本文設計的運放電路，同時包含著另外3個芯片電路，所以實際設計的測試外圍電路是四塊芯片的測試電路，因此整個PCB板的設計顯得較為復雜。

在PCB測試電路之中，我們為芯片選擇5 V的供電電源，另外需要一個2.5 V的參考電壓，為了盡量使輸入電壓信號更精準，本文選擇德州儀器出品的TPS76150線性穩壓芯片作為電源以及選擇同樣是德州儀器出品的LM4128芯片負責提供2.5 V的參考電壓輸出。由信號發生器提供時鐘信號輸入，結合反相器芯片NC7S04提供反向時鐘信號輸入。其他的測試設備還包括數字示波器、直流穩壓電源以及33533A系列任意波形發生器。

因為運算放大器的開環增益比較大，所以在測試的時候，運算放大電路都按照負反饋的電路形式連接。本文所進行的實驗主要是對運算放大器進行瞬態測試，一旦瞬態測試結果顯示性能良好，就能夠說明本文所設計的運放可以正常工作。因為本文所設計運放主要是應用在低頻水聲信號的采集當中，所以測試頻率設定為100 Hz，運放的雙端輸入信號為幅值50 mV且相位相反的正弦波信號，輸出負載電路為10 MΩ的電阻與15 pF電容的并聯電路。

本文所設計的運放采用的時鐘信號是由任意波形發生器輸出的，同時利用反相器產生輸出另一路大小相等、相位相反的時鐘信號。根據要求設置時鐘頻率為10 MHz。設置輸入偏置電壓為2.5 V，最終運算放大器的測試出實驗結果。

從實驗結果當中可以看出，在建立時間測試曲線測試當中電路一端的電壓信號有些不穩定，推斷是因為時鐘輸入信號是信號發生器產生之后通過了一個反相器才引入的，所以就導致了測試電路兩端信號的差異。表3為運放工作性能的測試結果。

表3 運放具體測試結果

由運放工作性能的測試結果我們能夠看出，測試結果完全符合預期的設計目標，只是輸出電壓信號的范圍有一定的減小，其他的工作性能基本穩定，能夠達到設計要求。本文所設計的面向MEMS加速度傳感器的集成運放中，引用了許多的電流與電壓偏置，但是基于電阻設計的自偏置電壓存在著精度不高、功耗大、占用芯片面積大等問題，因此，計劃下一步，設計更高精度的帶隙基準電路來改進此項不足。

4 結束語

面向MEMS加速度傳感器信號輸出電路設計。本文主要對三運放儀表放大器進行了研究，并使用Cadence軟件及

CSMC 0.5 μm工藝模型對儀表放大器電路模型從仿真層面上進行了設計和研究。其中主要包括電路結構的選擇、運算放大器電路的設計與仿真、儀表放大器電路的設計與仿真以及各電路的版圖設計與驗證。另外，本文所設計的儀表放大器有一個非常重要的特點就是增益可調[12]，它由增益可調電阻Rg決定。

從仿真結果以及測試參數來看，所設計的儀表放大器基本滿足設計要求，尤其是共模抑制比這一衡量放大器性能的重要參數。待進一步完成高精度加速度傳感器的讀出電路芯片級設計之后，我們將擁有完全自主知識產權的集成化電容式微硅加速度傳感器芯片。同時，我們自主開發的納機電水聽器[13-15]中也將應用我們本文中的實驗成果代替從國外進口的產品。

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DesignandRealizationofInstrumentAmplifierforMEMSAccelerationSensor

Xing Wanli

(Qingdao University of Science and Technology, Qingdao 266100,China)

Acceleration sensor has been widely used in military, industrial, environmental monitoring and other fields, which has become a hot research object, But the miniaturization and reliability of the device becomes an important bottleneck to limit the development of the technology. Therefore, downsizing the signal processing circuit for a novel silicon based MEMS accelerometer, This paper presents an on-chip integrated operational amplifier circuit based on CMOS, which is fully compatible with MEMS. A preamplifier with low power consumption, low noise and accuracy is designed by extracting the performance parameters of the relevant acceleration sensor. At the same time, the main circuit characteristics and power consumption of the integrated instrumentation amplifier are simulated and analyzed. From the results, the design of the three-amplifier instrumentation amplifier key parameters - common mode rejection ratio can reach 101dB, the overall performance is good. Completed the simulation results of the layout design and verification. And then in the CSMC 0.5 μm CMOS standard process line on the film, completed the chip packaging test.The test results show that the op amp's gain can reach 42 dB, power consumption is only 5.25 mW, in line with the expected design goals.

integrated on-chip; instrumentation amplifier; the common-mode rejection ratio; low power consumption

2017-05-18；

2017-08-08。

邢萬里(1995-)，男，山東滕州人，大學生，主要從事自動化方向的研究。

1671-4598(2017)10-0310-04

10.16526/j.cnki.11-4762/tp.2017.10.079

TP342

A