一種新型消除失調(diào)電壓的高速高精度比較器

郭潘杰

一種新型消除失調(diào)電壓的高速高精度比較器

郭潘杰

（中國空空導(dǎo)彈研究院，河南 洛陽 471000）

本文提出一種新型消除失調(diào)電壓的高速高精度CMOS比較器。該比較器克服傳統(tǒng)消除失調(diào)技術(shù)在信號通路引入電容的缺陷，具有更快的速度。設(shè)計(jì)的比較器采用TSMC 0.35μm 2P4M工藝。采用CADENCE軟件SPECTRE仿真器仿真，該比較器在64MHz的時(shí)鐘頻率下，失調(diào)電壓減小了92.6%，其延時(shí)時(shí)間僅為2.68ns，最小分辨率為33μV。

比較器；前置放大器；消除失調(diào)技術(shù)

1 介紹

在現(xiàn)代通信和信息處理系統(tǒng)中，高性能A/D轉(zhuǎn)換器作為連接模擬和數(shù)字世界的重要通道被廣泛應(yīng)用于醫(yī)學(xué)圖像、高速數(shù)據(jù)變換等重要設(shè)計(jì)領(lǐng)域。比較器是模數(shù)轉(zhuǎn)換器的核心單元，其精度、速度、失調(diào)電壓和回饋噪聲等因素直接影響系統(tǒng)模塊的整體性能。

在比較器的設(shè)計(jì)中，為了滿足整個(gè)電路精度和速度的要求，往往采用前置放大器和鎖存器組合的方式［1］。由于失調(diào)電壓的影響，比較器的精度受到限制，因此需要采用失調(diào)消除技術(shù)。

傳統(tǒng)的比較器消除失調(diào)技術(shù)如圖1所示［2］，在前置放大器和鎖存器之間，加入了輸出失調(diào)存儲(chǔ)電路。該方案在信號通路上引入了存儲(chǔ)電容C1和C2，使前置放大器的主極點(diǎn)頻率降低、帶寬變窄，從而降低了比較器的動(dòng)作速度。

本文在該結(jié)構(gòu)上進(jìn)行了修改，提出一種新型失調(diào)電壓消除方案。本方案達(dá)到了既可消除失調(diào)電壓又可避免在信號通路中引入電容的目的。本文提出的新型消除失調(diào)比較器電路具有高速、高精度的特點(diǎn)，可應(yīng)用于高速高精度比較器和模數(shù)轉(zhuǎn)換器電路中。

2 電路結(jié)構(gòu)及原理

本文采用的失調(diào)消除技術(shù)，是以輸出失調(diào)存儲(chǔ)技術(shù)為主，在此基礎(chǔ)上進(jìn)行改進(jìn)。如圖2所示，比較器主體是由前置放大器和鎖存器兩部分組成。前置放大器包括兩級全差分放大器。改進(jìn)的地方在于前置放大器的第一級失調(diào)存儲(chǔ)電容。

整個(gè)比較器等效輸入失調(diào)電壓為：

其中，VOS是整個(gè)比較器的失調(diào)電壓，VOS1是第一級前置放大器的失調(diào)電壓，VOS2是第二級前置放大器的失調(diào)電壓，VOS3是鎖存器的失調(diào)電壓，AV1是第一級前置放大器的增益，AV2是第二級前置放大器的增益。通過整個(gè)比較器等效輸入失調(diào)電壓的表達(dá)式可以清晰看出，前置放大器中第一級是整個(gè)比較器設(shè)計(jì)的重點(diǎn)，降低VOS1是降低整個(gè)比較器失調(diào)電壓的關(guān)鍵，其決定了整個(gè)比較器的失調(diào)電壓。

圖1 現(xiàn)有技術(shù)消除失調(diào)電壓的比較器電路

圖2 改進(jìn)的消除失調(diào)電壓比較器

接下來，重點(diǎn)介紹改進(jìn)的前置放大器第一級電路。如圖2所示，兩個(gè)NMOS管MN1和MN2作為差分輸入對管；兩個(gè)PMOS管MP1和MP2作為負(fù)載，電容C1和C2作為失調(diào)存儲(chǔ)電容，NMOS管MN0作為尾電流源。

其工作時(shí)序分為失調(diào)電壓存儲(chǔ)階段和信號放大階段。在失調(diào)電壓存儲(chǔ)階段，開關(guān)S1和S2以及S3和S4閉合，差分輸入對管MN1和MN2的柵極均接到共模電平VCM上，此時(shí)MP1和MP2以二極管連接的形式作為差分輸入對管MN1和MN2的負(fù)載，因此正、負(fù)輸出端的失調(diào)電壓被分別存儲(chǔ)到電容C2和C1上。在信號放大階段，S1和S2以及S3和S4斷開，差分輸入對管MN1和MN2的柵極分別輸入差分信號VINP和VINN，負(fù)載管MP1和MP2由電容C1和C2提供偏置電壓，該偏置電壓中包含前面存儲(chǔ)的輸出失調(diào)電壓。

第一級前置放大器是差分對稱結(jié)構(gòu)，所以可分析單邊情況。圖3所示為單邊失調(diào)電壓存儲(chǔ)階段的失調(diào)電壓等效模型。假設(shè)差分輸入對管MN1的輸入失調(diào)電壓為VOSI，則其輸出端VON的失調(diào)電壓VOSO可表示為：

該輸出失調(diào)電壓被存儲(chǔ)在電容C1上。

圖4為信號放大階段的單邊失調(diào)電壓等效模型。差分輸入對管MN1的輸入失調(diào)電壓依然為VOSI，負(fù)載管MP1的柵極和地之間的輸入信號為存儲(chǔ)在電容上的失調(diào)電壓VOSO，它們共同作用產(chǎn)生輸出端的失調(diào)電壓，因此可采用疊加原理對輸出端VON的失調(diào)電壓進(jìn)行分析計(jì)算。

圖3 失調(diào)電壓存儲(chǔ)階段的等效模型

圖4 信號放大比較階段的等效模型

首先考慮輸入失調(diào)電壓VOSI單獨(dú)作用時(shí)產(chǎn)生的輸出失調(diào)電壓，此時(shí)負(fù)載管MP1作為MN1的電流源負(fù)載（電容C1為其提供直流偏置電壓，使其工作在飽和區(qū)），故VOSI單獨(dú)作用時(shí)產(chǎn)生的輸出失調(diào)電壓VON1可表示為：

其次考慮MP1的柵極和地之間存儲(chǔ)的失調(diào)電壓VOSO單獨(dú)作用時(shí)產(chǎn)生的輸出失調(diào)電壓，此時(shí)MP1作為放大管，MN1作為MP1的電流源負(fù)載（輸入共模電壓VCM保證MN1工作在飽和區(qū)），故VOSO單獨(dú)作用時(shí)產(chǎn)生的輸出失調(diào)電壓VON2可表示為：

最后，可以根據(jù)疊加原理求出輸出端的總失調(diào)電壓VON為：

由（5）式可知，輸出端的總失調(diào)電壓為0，達(dá)到消除第一級失調(diào)電壓的目的。存儲(chǔ)電容不出現(xiàn)在信號放大階段的信號通路上，對前置放大器的輸出端極點(diǎn)和帶寬不產(chǎn)生任何影響。

3 版圖及仿真結(jié)果

圖5為整個(gè)比較器的版圖。比較器的尺寸為136.3μm×89.8μm。

圖5 改進(jìn)的消除失調(diào)電壓比較器版圖

電路仿真采用CANDECE-EDA工具的SPECTRE仿真器，基于TSMC 0.35μmCMOS工藝模型，時(shí)鐘頻率是64MHz，電源電壓為5V。比較器失調(diào)的測試方法如圖6所示［3］，在消除失調(diào)比較器和未消除失調(diào)比較器的負(fù)輸入端均加入一個(gè)10mV的輸入失調(diào)電壓，通過積分器提高VFB和VFB_cali的電壓值，最終得到比較器的失調(diào)電壓。仿真結(jié)果表明：加入失調(diào)消除后，比較器的輸入失調(diào)電壓為740μV，減小了92.6%。圖7和圖8分別是比較器的傳輸延時(shí)測試結(jié)果和最小分辨率的測試結(jié)果，由圖可知當(dāng)差分信號變化1mV（1LSB）時(shí)，比較器的延時(shí)僅為2.68ns，比較器的最小分辨率可達(dá)33μV。

4 結(jié)論

本文提出了一種改進(jìn)型CMOS消除失調(diào)比較器電路。該電路將失調(diào)存儲(chǔ)電容加在前置放大器負(fù)載管的柵極-源極之間，而在信號比較階段不引入該失調(diào)儲(chǔ)存電容，因此不影響比較器整體的速度。本文提出的改進(jìn)型消除失調(diào)放大器與傳統(tǒng)的消除失調(diào)比較器相比，具有延時(shí)小、速度快的特點(diǎn)，故可應(yīng)用于高速高精度比較器電路中。該電路已成功應(yīng)用于一款12位逐次逼近型模數(shù)轉(zhuǎn)換器中。

圖6 比較器失調(diào)測試方法

圖7 比較器傳輸延時(shí)測試結(jié)果

圖8 比較器分辨率測試結(jié)果

［1］楊文榮，王加?xùn)|.流水線ADC中高速比較器的設(shè)計(jì)和分析［J］.微計(jì)算機(jī)信息（嵌入式與SOC），2007（14）：271-272，298.

［2］Behzad Razavi.Principles of Data Convention System Design［M］.New York：IEEE Press，1995.

［3］孟昊，吳武臣.一種18位SAR ADC的設(shè)計(jì)實(shí)現(xiàn)［J］.中國集成電路，2008（104）：45-62.

A Novel Design of Offset Calibrating High-speed High-resolution CMOS Comparator

Guo Panjie
（China Airborne Missile Academy，Luoyang Henan 471000）

This paper presented a novel design of offset calibrating high-speed high-resolution CMOS comparator,which is consisting of pre-amplifier and latch.The proposed comparator can deal with the shortage that traditional offset calibrating may introduce the capacitor on the access of signal.So comparing to the traditional one,the proposed new designed comparator can work with much more speed.Proposed comparator circuit is implemented in TSMC 0.35um CMOS 2P4M technology.It is adopted by the SPECTRE simulator of CADENCE software.From the result of 64MHz clock frequency simulation,it can be seen that the offset is reduced by 92.6%and the delay is only 2.68ns and the resolution is 33μV.

comparator；pre-amplifier；offset calibrating

TN792

A

1003-5168（2017）09-0045-03

2017-08-03

郭潘杰（1989-），男，碩士，研究方向：模數(shù)轉(zhuǎn)換、中國空空導(dǎo)彈研究院元器件中心。