高速PCM信號解碼電路設(shè)計

文/衡總 董衛(wèi)珍

高速PCM信號解碼電路設(shè)計

文/衡總 董衛(wèi)珍

為了準(zhǔn)確接收解碼某系統(tǒng)的高速PCM數(shù)據(jù)，設(shè)計以PLL方式的時鐘、數(shù)據(jù)恢復(fù)電路(CDR)，實現(xiàn)硬件時鐘同步、碼同步, 并進(jìn)行串并轉(zhuǎn)換完成對高速PCM 碼的解調(diào)。該電路對高速NRZI串行信號完成均衡后，轉(zhuǎn)換為高速ECL電平邏輯，利用延時異或運算提取時鐘信息，由PLL完成時鐘提取與數(shù)據(jù)對齊。電路測試表明該方法能夠有效地利用已有串行數(shù)據(jù)流產(chǎn)生具備合適相位的同步采樣時鐘信號，電路設(shè)計已用于某設(shè)備, 具有工作穩(wěn)定, 抗干擾能力強(qiáng)的特點。

PCM CDR PLL 延時異或

某型系統(tǒng)采用同軸電纜同時完成高壓直流供電與傳輸數(shù)據(jù)，數(shù)據(jù)上行傳輸采用高速PCM串行模式，實現(xiàn)濕端多通道AD采樣數(shù)據(jù)與濕端設(shè)備運行狀態(tài)等數(shù)據(jù)的混合上傳。PCM編碼的主要特征為：輸出碼型為不歸零碼(NRZI)。則干端接收模塊可以根據(jù)PCM碼流特征設(shè)計時鐘數(shù)據(jù)恢復(fù)電路(CDR)，提取出接收時鐘與數(shù)據(jù)信號，在FPGA內(nèi)完成PCM數(shù)據(jù)采樣和串并轉(zhuǎn)換。PCM解碼的關(guān)鍵是時鐘相位與數(shù)據(jù)碼流的對齊。時鐘信號的同步可以有兩種模式：主模式和從模式。主模式由主控設(shè)備提供時鐘，對于長距離單芯電力線通信而言不適用。在時鐘同步采用從模式設(shè)計方式時，芯片需要從接收到的串行數(shù)據(jù)流中提取時鐘信號以便正確可靠地進(jìn)行串行數(shù)據(jù)流接收。

針對這個問題，文中介紹了一種從串行PCM 數(shù)據(jù)流中提取同步時鐘的方法。

1 PCM傳輸總體結(jié)構(gòu)

PCM通信模型如圖1所示：濕端與干端通過同軸電纜相連，干端提供高壓直流電源和下行的低頻控制信號，濕端使用高頻PCM上傳關(guān)鍵數(shù)據(jù)。濕端包括PCM編碼與預(yù)加重電路，通過變壓器耦合到高壓直流線纜上傳；干端接收電路對線纜上的信號，去除高壓直流，耦合得到高速串行信號，完成均衡預(yù)處理和信號電平轉(zhuǎn)換，送到CDR電路完成時鐘提取與數(shù)據(jù)相位同步，由FPGA完成數(shù)據(jù)采集與串并轉(zhuǎn)換。

當(dāng)數(shù)據(jù)流在單芯線纜中傳輸時，并沒有附帶時鐘，數(shù)據(jù)接收端需要通過CDR從接收到的含有較大干擾和抖動的數(shù)字信號中提取接收位同步時鐘，如圖2所示，并用這個時鐘對該數(shù)據(jù)信號重新采樣，恢復(fù)出具有規(guī)范波形的原數(shù)據(jù)信號。因此CDR的基本目的是判別所讀的數(shù)據(jù)的最佳時鐘相位并采樣。鎖相環(huán)(PLL)是相位和頻率跟蹤的最有效的方法之一，專用高速時鐘數(shù)據(jù)恢復(fù)電路的結(jié)構(gòu)一般是基于PLL。

PCM信號解調(diào)的關(guān)鍵是利用PLL完成數(shù)據(jù)時鐘提取和數(shù)據(jù)位對齊。

圖1：供電與傳輸結(jié)構(gòu)圖

圖2：時鐘恢復(fù)示意圖

2 CDR電路工作原理

目前，時鐘恢復(fù)電路主要有兩種設(shè)計方案：無源濾波器型(開環(huán)型)和有源濾波器型(閉環(huán)、PLL)。無源濾波器型結(jié)構(gòu)如圖3(a)所示，由時鐘信息提取電路、高Q值濾波器和限幅放大器組成。有源濾波器型結(jié)構(gòu)如圖3(b)所示，由時鐘信息提取電路、鑒相器、濾波器和壓控振蕩器組成。無源濾波器型的結(jié)構(gòu)相對簡單，但需要高Q值的濾波器。有源濾波器型一般采用PLL作為濾波器。由于數(shù)據(jù)傳輸為連續(xù)模式而非突發(fā)模式，數(shù)據(jù)時鐘跟蹤后變化不大，且數(shù)據(jù)速率相對不高，跟蹤保持后數(shù)據(jù)率變化不大，則本設(shè)計使用PLL實現(xiàn)串行時鐘提取。

圖3：無源時鐘提取電路和閉環(huán)時鐘提取電路

時鐘信息提取的目標(biāo)是檢測輸入數(shù)據(jù)的時鐘信息，轉(zhuǎn)變?yōu)轭l譜符合要求的信號。時鐘信息的提取與輸入數(shù)據(jù)的格式有關(guān)，雙極性非歸零數(shù)據(jù)信號(NRZI)功率譜中不包含比特率整數(shù)倍的頻率分量，也不包含除直流以外的離散頻譜分量，其時鐘信息包含在電平躍變當(dāng)中。因此，時鐘信息提取電路的任務(wù)是檢測電平躍變，產(chǎn)生一個幅度盡可能高的頻譜分量部分。

延時單元結(jié)合異或邏輯的結(jié)構(gòu)可以檢測出數(shù)據(jù)的邊沿跳變。當(dāng)延時單元的時延等于四分之一單位比特數(shù)據(jù)通過所需時間時，產(chǎn)生的頻譜分量最大。如圖4所示，對輸入PCM數(shù)據(jù)流經(jīng)過專用延時ASIC：1519-20B延時，延時信號與原參考信號經(jīng)過高速異或芯片MC10107，提取出信號的邊沿變化，即時鐘信息，該時鐘信號作為PLL輸入?yún)⒖紩r鐘，提取時鐘信息。

圖4：時鐘信息提取電路與相關(guān)節(jié)點波形

圖5：PLL基本結(jié)構(gòu)

3 PLL電路結(jié)構(gòu)

本設(shè)計以PLL電路實現(xiàn)時鐘提取，PLL是具有固定的結(jié)構(gòu)，如圖5所示，包括鑒相器(PD)、環(huán)路濾波(LF)、壓控振蕩器(VCO)。

鑒相器輸入信號為延時異或邏輯提取得到的數(shù)據(jù)流邊沿變化時鐘與VCO輸出信號。異或邏輯輸出信號如圖4所示，提供了所有邊沿變化信息，即時鐘信息。

鑒相器是一個時序邏輯，最經(jīng)典的是三態(tài)狀態(tài)機(jī)鑒相，比較出相位超前與滯后關(guān)系，本設(shè)計使用MC12040 鑒相器，邏輯實現(xiàn)方式為SR觸發(fā)器，采用ECL電平邏輯，適應(yīng)高速應(yīng)用場合，信號邏輯如圖6所示，比較出信號相位的超前、滯后關(guān)系。

鑒相器輸出利用高速差分電路進(jìn)行電平搬移，送到低通濾波，去除高頻分量，保留直流分量。

壓控振蕩器VCO則采用經(jīng)典款MC1648實現(xiàn)，配合MC12040 的ECL邏輯設(shè)計。

圖6：鑒相器結(jié)構(gòu)與輸入輸出邏輯

4 電路實驗測試結(jié)果

實驗測試時，濕端處于空閑狀態(tài)，AD采集關(guān)閉，外圍采集設(shè)備關(guān)閉，設(shè)備狀態(tài)穩(wěn)定可控，上傳數(shù)據(jù)為一組固定幀結(jié)構(gòu)的 PCM 數(shù)據(jù)流。數(shù)據(jù)流送到CDR電路完成數(shù)據(jù)時鐘提取與數(shù)據(jù)采集。接收前端耦合到的串行信號與均衡后數(shù)據(jù)波形如圖7所示，完成對串行數(shù)據(jù)的整形。

圖7：串行數(shù)據(jù)均衡前后波形

均衡后數(shù)據(jù)完成邏輯電平轉(zhuǎn)換，對數(shù)據(jù)延時，延時前后數(shù)據(jù)波形如圖8所示。

圖8：串行數(shù)據(jù)經(jīng)過1519-20B延時前后波形

經(jīng)過PLL時鐘跟蹤鎖定后，最終的PCM_CLK和相位對應(yīng)的PCM_DATA，時鐘與數(shù)據(jù)相位對齊，如圖9所示。

圖9：PCM解調(diào)后數(shù)據(jù)時鐘與數(shù)據(jù)相位

測試時模擬輸入8個連零或連一時, 電路也能夠提取出較好的時鐘信息分量。

5 結(jié)論

本文所設(shè)計PCM解碼電路，利用PLL完成CDR功能，實現(xiàn)數(shù)據(jù)時鐘提取與數(shù)據(jù)相位對齊，實現(xiàn)數(shù)據(jù)提取。經(jīng)過實際測試，電路工作穩(wěn)定，抗誤碼能力強(qiáng)，可根據(jù)實際情況靈活配置參數(shù)，根據(jù)以上特點，該設(shè)計對于遠(yuǎn)程通信設(shè)備具有很大的參考價值。

（通訊作者：衡總）

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作者單位上海船舶電子設(shè)備研究所 上海市 201108

衡總（1989-），男，江蘇省徐州市人。工程師。研究方向為FPGA信號處理。