CMOS數字IC三態輸出管腳漏電路徑分析

李興鴻，趙俊萍，王 勇，方測寶，黃 鑫

（北京微電子技術研究所，北京 100076）

CMOS數字IC三態輸出管腳漏電路徑分析

李興鴻，趙俊萍，王 勇，方測寶，黃 鑫

（北京微電子技術研究所，北京 100076）

本文從雙電源電壓三態輸出電路原理結構圖出發，列出了引起VOL、VOH、IOZH、IOZL失效的可能原因，通過估算指出引起高阻高電平漏電失效而其它功能參數都正常的失效模式的失效位置為輸出NMOS管的驅動級的PMOS管漏電所致。

CMOS數字IC；三態輸出；漏電；故障定位

前言

在集成電路中，經常用到三態輸出結構。對于三態輸出結構，通常要進行輸出高電平（VOH）測試、輸出低電平（VOL）測試、高阻態低電平漏電（IOZL）測試、高阻態高電平漏電（IOZH）測試[1]。由于多電源端口電路比較復雜，多層金屬布線相互遮蓋后難于觀察，導致看似簡單的端口電參數失效定位經常出現一些爭議，故以此文為小結說明三態輸出端口可能的失效位置，以備分析參考。

1 典型的三態輸出結構

現在的集成電路一般都有高低不同的多種電源。一種外圍電源為3.3 V、內核電源為1.8 V、帶輸出使能控制端、具有低到高電平移位電路的數字三態輸出結構原理如圖1所示[2]。其中MP 1、MN 1是輸出級的PMOS和NMOS管；MP2、MN2為柵接電源和柵接地的柵耦互補型MOS晶體管ESD防護單元[3]。

通過輸出使能端OEN的信號控制實現三態輸出功能。當輸出使能端OEN=1時，CMOS反相器PDINV輸出為高電平3.3 V，CMOS反相器NDINV的輸出節點低電平0 V。故MP 1和MN I都處于關斷狀態，輸出端OUT為高阻狀態。當OEN=0時，內核輸入0～1.8 V的信號經電平移位后產生0～3.3 V的輸出信號。

2 VOL失效定位

當輸出為低電平時，在輸出與地之間加規定的灌電流IOL測試輸出電平的值VOL，VOL最大值小于一定值則認為合格[4]。這些值有一定的分布，太小和大于規定值都應判為失效。

太小的原因有圖1中對地ESD保護結構中的MN2保護結構漏電或低壓擊穿、輸出MN1管PN結低壓擊穿或穿通，即MN1管有到地的并聯低阻通道。

太大的原因有輸出管MN1部分PN結損傷不受柵控使實際柵控溝道減少、柵氧受損使溝道控制能力減弱開通電阻變大，也可以是輸出級MN1管的前級CMOS（本文為NDINV）損壞導致驅動能力降低（輸出級MN1柵壓不夠高）。即為前級CMOS的NMOS漏電流大造成。因為CMOS門電路具有波形整形作用，瑕疵波形經過一級整形后就可正常，所以不用考慮前面的其它級的故障對輸出的影響。

太大的原因還可以是MP1輸出管沒完全關斷漏電，或對電源ESD保護結構的MP2保護結構漏電或低壓擊穿造成。MP1輸出管的不完全關斷可以是MP1本身缺陷造成，如MP1部分PN結損傷不受柵控使實際柵控溝道減少、柵氧受損使溝道控制能力減弱開通電阻變大，也可以是MP1的前級CMOS（本文為PDINV）損壞導致驅動能力降低（MP1柵壓不夠低）。即為前級CMOS（PDINV）的PMOS漏電流大造成。

3 VOH失效定位

當輸出為高電平時，在輸出與地之間加規定的拉電流IOH測試輸出電平的值VOH，VOH最小值大于一定值則認為合格[4]。這些值都應有一定的分布，太大和小于規定值都應判為失效。

太大的原因有對電源ESD保護結構中的MP2漏電或低壓擊穿、MP1管PN結低壓擊穿或穿通，即與MP1管有到電源的并聯通道。

太小的原因有MP1管部分PN結損傷不受柵控使實際柵控溝道減少、柵氧受損使溝道控制能力減弱開通電阻變大，也可以是MP1管的前級CMOS（PDINV）損壞導致驅動能力降低（MP1柵壓不夠低）。即為前級CMOS（PDINV）的PMOS漏電流大造成。

太小的原因還可以是MN1輸出管沒完全關斷漏電，或對地ESD保護結構的NMOS保護結構漏電或低壓擊穿造成。MN1的不完全關斷可以是MN1本身缺陷造成，如MN1管部分PN結損傷不受柵控使實際柵控溝道減少、柵氧受損使溝道控制能力減弱開通電阻變大，也可以是MN1的前級CMOS（即NDINV）損壞導致驅動能力降低（MN1柵壓不夠低）。即為前級CMOS（即NDINV）的PMOS漏電流大造成。

4 IOZH失效定位

高阻態使能信號為高時（OEN=1），首先應使輸出級的MP1及MN1都截止，然后再在輸出端加高電平測其對地的電流IOZH，此電流一般應很小，如≤1uA。

如果IOZH大，則有如下原因：

1）MN1漏電大

2）MN2漏電大

3）MN1輕微開啟。原因是MN1的前級CMOS（NDINV）損壞導致驅動能力降低（MN1柵壓不夠低）。即為前級CMOS（NDINV）的PMOS漏電流大造成。

5 IOZL失效定位

高阻態后再在輸出端加低電平測其對電源的拉電流IOZL，此電流一般應很小，如≤1uA。

如果IOZL大，則有如下原因：

1）MP1漏電大

2）MP2漏電大

圖1 三態數字輸出電路原理圖

3）MP1輕微開啟。原因是MP1的前級CMOS（PDINV）損壞導致驅動能力降低（MP2柵壓不夠高）。即為前級CMOS（PDINV）的NMOS漏電流大造成。

6 高阻漏電流大定位分析舉例

在某集成電路的調試過程中，發現多只器件三態輸出管腳的IOZH（三態輸出高電平漏電流）參數變大，達到約0.6 mA，電路功能測試正常，VOL和VOH等其它參數正常。芯片三態（高阻態）輸出管腳IOZH正常顯示值應為±0.001 uA。在電源不上電情況下，三態輸出管腳與其他管腳IV曲線相同，有截止區，無漏電。上電后置成高阻態時此端對地有漏電，為約5 K的線性電阻。

依據第3、4節的分析，因VOL和VOH等其他參數正常、以及不加電源時無漏電，所以與輸出端（就是管腳）直接相連的MP1、MN1、MP2及MN2等均應正常。

依據第5節的分析，排除MN1及MN2后，IOZH大的原因是MN1的前級CMOS（NDINV）的PMOS漏電流大造成。

假定閾值電壓VT=0.7 V，MN1的K系數可由NMOS管線性區方程結合VOL測試額定值計算出，然后根據測IOZH時NMOS飽和區方程計算出MN1的柵源電壓Vgs[5]。本例MN1的K系數約9 mA/V2，IOZH漏電大時MN1的Vgs約為1.06 V，計算過程略。

根據VOL測試額定值還可計算出MN1開通電阻約為50 Ω。假定輸出級管子的溝道寬長比比驅動級管子大500倍，則MN1驅動級CMOS的NMOS管的開通電阻約25 K。由柵源電壓約為1.06V 可計算出驅動級CMOS（即NDINV）的PMOS管可等效為約50K的電阻。也就是說，本應截止的驅動級CMOS（即NDINV）的PMOS（截止電阻應到GΩ量級）損傷成了約50K級的電阻了。

MN1的驅動級CMOS的P 管漏電會影響VOL及VOH測量數值嗎？答案是不會。

如測VOL時，MN1導通，無論其前級NDINV的PMOS是什么狀態，NDINV的輸出應為高電平且也會輸出高電平，對VOL無影響。如測VOH時，MP1開通（開通電阻約為50 Ω），MN1應截止（實際未截止，約5K電阻），其前級NDINV輸出應為低電平（實際為約1 V電壓），但電阻分壓的結果是輸出為接近電源電壓的高電平（＝0.99 Vdd-IO），因此對VOH無影響。如從VOH＝Vdd-IO-IOH×RONP（其中：IOH為測試額定電流，RONP為MP1開通電阻）來看，VOH與MN1 的前級驅動更是沒有任何關系。

7 小結

本文從高低兩種電源電壓的三態輸出電路原理結構圖出發，列出了引起輸出端口參數VOL、VOH、IOZH、IOZL失效的可能原因。通過舉例計算，直觀地定位出引起高阻高電平漏電失效而其它功能參數都正常的失效模式的失效位置應為輸出NMOS管的前級CMOS驅動級的PMOS管漏電所致。此例說明，不要見到端口漏電就判斷為端口自身損壞，仍要全面仔細分析判斷。盡可能將各種可能性都進行鑒別，并適當進行一些簡單計算，使定位更準確，以免采取了錯誤的推進措施而造成人力、物力及時間的浪費而再回到問題未解決的原點的尷尬局面。

[1]《現代集成電路測試技術》編寫組.現代集成電路測試技術[M].北京:化學工業出版社, 2005.12.

[2] 劉艷艷,耿衛東 等. CMOS數字集成電路I/O單元設計分析[J].南開大學學報(自然科學版), 2008,41(1).

[3] A.Amerasekera and C.Duvvury. ESD in Silicon Integrated Circuits, 2nd edition[M].Wiley, 2002.

[4] MIL-STD-883，TEST METHOD STANDARD MICROCIRCUITS

[5] 高保嘉, MOS VLSI分析與設計[M].北京:電子工業出版社,2002.12.

CMOS Digital IC Three-State Output Terminals Leakage Fault Localization

LI Xing-hong，ZHAO Jun-ping，WANG Yong，FANG Ce-bao，HUANG Xin
(Beijing Microelectronics Technology Institute, beijing 100076)

This paper starts from circuit schematic diagram about dual power supply voltage CMOS digital IC with three-state output, listed possible causes of out states leakage, and pointed out that IOZH failure caused by leakage of PMOS which is pre-drive CMOS while other parameters are quite normal by simple calculation.

CMOS Digital IC；Three-State Output；Leakage；Fault Localization

TN432

A

1004-7204(2017)04-0080-03

李興鴻，研究員，航天大規模和超大規模集成電路檢測和失效分析中心副主任，北京微電子技術研究所封裝測試中心總工程師，畢業于華南理工大學半導體物理與器件專業。