PCIe接口的BAC時統(tǒng)節(jié)點設計

(江蘇自動化研究所，江蘇 連云港 222061)

PCIe接口的BAC時統(tǒng)節(jié)點設計

鄭波祥

(江蘇自動化研究所，江蘇連云港222061)

針對BAC時統(tǒng)節(jié)點在PCIe計算機系統(tǒng)中的應用，基于新型線性隔離和PCIe端點硬核應用和BAC碼轉換解析，實現了一種BAC時統(tǒng)節(jié)點設計;實現了該節(jié)點的總體電路設計，同時實現了BAC輸入信號的線性隔離電路、遲滯比較輸出BAC信號采樣點電路、BAC信號的A/D轉換采集電路、ALTERA FPGA的FIFO和PCIe端點硬核應用設計;基于FPGA實現的PCIe接口、FIFO和控制邏輯計以及實現的線性隔離，在簡化節(jié)點設計的同時，也大大提高了適用性。

BAC；時統(tǒng)；PCIe；線性隔離；FPGA

0 引言

在電子信息控制系統(tǒng)中，用于提供給各個任務節(jié)點的同步時間信息的時統(tǒng)設備應用非常廣泛，時統(tǒng)的制式主要包括PPS、IRIG-BDC、IRIG-BAC等。在某些環(huán)境惡劣、傳輸可靠性要求高的特殊場合中，仍在廣泛使用BAC時統(tǒng)。由于BAC時統(tǒng)采用模擬正弦載波方式傳輸信息，作為任務節(jié)點的時統(tǒng)接收設備，需要完成信號隔離、數據采集、比較計算、存儲輸出等。在時統(tǒng)節(jié)點設計時，基于線性光隔離器件實現了信號隔離和比例功能，基于AD7610實現了數據采集，基于FPGA實現了比較計算等邏輯控制和運算等，基于ALTERA的FPGA的FIFO的應用設計[1]，實現了時間數據的存儲，特別是基于ALTERA的FPGA的PCIe端點設計方法，實現了X4的PCIe接口，并在FPGA內部，通過AVALON總線的主端和從端配置設計，實現了PCIe接口對FIFO的訪問。同時，PCIe接口的實現，可以使該BAC時統(tǒng)設備能方便的應用于目前主流的計算機系統(tǒng)中，且該時統(tǒng)設備組成簡單，可靠性高，大大提高了BAC時統(tǒng)設備的適用性。

1 電路組成

PCIe接口的BAC時統(tǒng)節(jié)點設計組成包括基于HCNR201的模擬信號線性隔離電路[2]，基于LM339的比較輸出采集觸發(fā)沿信號電路，基于AD7610的雙極性信號模數轉換電路，適配5 V邏輯電平和3.3 V邏輯電平的轉換電路，基于FPGA的模數轉換控制邏輯、時統(tǒng)數據的運算和FIFO存儲、PCIe硬核的PCIe端點等設計等，電路組成詳見圖1。其中，隔離電路主要實現對BAC輸入輸出的電氣隔離，提高產品的環(huán)境適應性；比較電路主要實現AD轉換控制的條件信號；AD轉換主要實現采集BAC峰谷值，而FPGA邏輯主要實現AD轉換時序邏輯和BAC碼元識別，并根據碼元計算獲取時間值，同時實現PCIe端點接口。

圖1 電路總體組成

2 電路設計

該時統(tǒng)節(jié)點的主要設計包括隔離電路、遲滯比較輸出電路、轉換和采集電路、碼元識別和時間獲取、PCIe接口等設計。

2.1 隔離電路

BAC時統(tǒng)輸入信號為標準調制比為10：3、載頻為1 kHz、高幅峰值最大為10 V的正弦波形的載波。光隔離器件HCNR201，具有0.01%的低非線性度、-65 ppm/℃的低增益溫度系數、不小于1 MHz的帶寬等特性[8]。線性隔離電路主要實現雙極性載波信號的輸入隔離和峰值適配調整輸出。電路組成詳見圖2。

圖2 線性隔離電路組成

為了保證滿量程輸出，先對BAC輸入信號進行4/5分壓，跟隨濾波后再進行隔離，即-4 V≤Vin1≤4 V。根據HCNR201的線性隔離特性[9]，需要保證其內部受敏管i1≤50 μA，所以正極性輸入Vin1/R1≤50 μA，而負極性輸入Vin1/R2≤50 μA，所以R1≥80 kΩ,R2≥80 kΩ,為保證滿量程，一般取R1=R2=100 kΩ。同時根據HCNR201的線性隔離特性和運放U5虛短特性，BAC信號的正極性部分的隔離輸入輸出關系：

為了使輸出信號Vout的幅值為-5～5 V，而-4 V≤Vin1≤4 V，所以R5+Rk=125 kΩ，選擇定值電阻R5=80 kΩ，可調電阻Rk=50 kΩ，通過可調電阻調節(jié)，可以調整隔離輸出信號的幅值為-5～5 V，圖2中即為設計的各個電阻阻值配置。

由于HCNR201內部LED的反向電壓不能超過9 V，電路中的二極管的主要作用是保護非工作的HCNR201內部LED不被擊穿。如二極管D1采用常用的1N4148，主要實現負極性信號輸入時，通過自身導通電壓進而保護HCNR201(U3)內部的LED不被反向電壓擊穿，二極管D2的作用同理。如當輸入為正極性BAC信號時，運放OPA1177(U1)的輸出為負電壓，通過限流電阻R6用以驅動光隔HCNR201(U3)的內部LED，使光隔HCNR201(U3)隔離電路工作[5]，正信號隔離輸出，二極管1N4148(D1)兩端因為加反向電壓而不導通；此時，運放OPA1177(U2)的輸出為負電壓，HCNR201(U4)隔離電路不工作，同時由于二極管1N4148(D2)兩端加正向電壓而導通，使得運放OPA1177(U2)的輸出被鉗位在約-0.7 V，保證了光隔HCNR201(U4)的LED反向電壓不超過其反向擊穿電壓9 V。當輸入為負極性BAC信號時，二極管D1起到同樣的作用。

隔離輸出通過運放輸出分成兩路，一路進入比較器電路，另一路進入AD轉換和采集電路。

2.2 遲滯比較輸出電路

隔離輸出后的信號是模擬正弦信號，為了得到正弦信號波峰和波谷對應的邊沿信號，需要把隔離輸出的一路引入比較器LM339，實現和正弦信號零點對齊的沿信號輸出。LM339是一種最大±36 V供電的電壓比較器，具備nA級的偏置電流和偏移電流，比較輸出是開漏電極OD門，兼容TTL、CMOS、MOS電平輸出。

隔離輸出后的信號通過10 K歐姆R11的平衡電阻和比較器LM339的正端相連，通過10 K歐姆電阻R12和210 K歐姆電阻R13組成正反饋電路，構成一個遲滯比較電路，電路組成見圖3。設計正反饋電路，一方面可以避免因為輸入信號中疊加的門限值附近干擾，引起的比較輸出電壓的抖動；另一方面也加大了比較器的響應速度。LM339的比較輸出為開漏電極OD端，通過5V上拉電阻輸出TTL電平。

當比較器輸出為邏輯低時，比較器正端VT-=0V；

所以比較遲滯門限窗口VT=0.218V。

由于是反向比較，所以輸出和輸入正好反相，需要在FPGA內部進行邏輯取反并倍頻后作為AD轉換控制信號。LM339的輸出頻率為1 kHz的邏輯信號到FPGA，經FPGA輸出反向的頻率為2 kHz的邏輯信號，該邏輯信號的下沿對齊BAC輸入信號的峰峰和峰谷處。

圖3 遲滯比較電路組成

2.3 轉換和采集電路

轉換電路主要是把隔離輸入的BAC信號進行模擬和數字的轉換，通過FPGA時序邏輯控制以及FIFO存儲完成碼元的識別和時間信息的采集。AD轉換采用了AD1764轉換器，該轉換器的特性是12位數字輸出，單次采樣時間10 us，支持-5～5 V(分辨率0.002 44 V)和-10～+10 V(分辨率0.004 88 V)的雙極性模擬信號輸入。實際工作時，利用-5～5 V(分辨率0.002 44 V)輸入端口；供電為5 V邏輯電壓和±15 V模擬電壓；工作模式為模擬雙極性輸入和STAND-ALONE模式。所有的控制線經過電平轉換輸入FPGA處理。在STAND-ALONE工作模式下，控制信號CE、12/8拉高處理，，控制信號CS、A0拉低處理，AD轉換和數字數據輸出由R/C(AD輸入，下沿啟動AD轉換)和STS(AD輸出，指示轉換完成和數據輸出)控制。

AD轉換的輸入信號是最大幅值-5～5 V的正弦，AD7610的轉換觸發(fā)信號為/CNVST輸入信號，該信號可以通過連接FPGA輸出的反相倍頻遲滯比較信號，實現AD轉換控制，即/CNVST出現下沿，AD7610開始轉換。/CNVST信號抖動要非常小，所以走線時應該用地屏蔽，并在驅動此線路的器件輸出端增加一個低30歐姆始端匹配阻值，減少反射振蕩。對AD轉換后的數據采集需要通過FPGA設置AD7610的/CS、/RD端一直處于低有效狀態(tài)，FPGA以AD7610的BUSY信號的下降沿為數據采集觸發(fā)信號，實時采集AD轉換后的16位數據。AD轉換和采集電路的關鍵信號時序設計詳見圖4。

圖4 采集轉換時序設計組成

實際轉換和采集過程中，需要對BAC正弦信號每個周期的峰峰值和峰谷值進行轉換和采集[3]，以峰峰值和峰谷值的差值作為計算碼元的數據，一方面可以提高比較用的基準閥值[4]，另一方面也減少了碼元計算的誤碼率。

比較輸出是個邊沿對應BAC信號零位的1 kHz頻率的方波信號，輸入FPGA經倍頻后輸出1 kHz頻率的方波信號，該方波信號下降沿按周期對應BAC信號波峰和波谷，由于需要采樣的就是BAC信號波峰和波谷，所以該方波信號可以作為AD7610的轉換觸發(fā)信號。而AD7610的BUSY輸出信號作為轉換數據讀信號/RD和片選信號/CS的條件，當BUSY輸出信號為低時，即AD轉換結束后，FPGA置/RD和片選信號/CS為有效低信號，從而讀取AD7610輸出的16位轉換數據。

2.4 碼元識別和時間獲取

采集BAC時統(tǒng)輸入信號后，需要根據幁格式要求，識別出幁內的碼元信息，進而獲取秒、分、時、天等時間信息。首先需要識別碼元，碼元識別要素是在10 ms的20次AD轉換和采集周期內，識別連續(xù)高幅正弦波個數，如連續(xù)2個高幅正弦波為0碼元，連續(xù)5個高幅正弦波為1碼元，連續(xù)8個高幅正弦波為P碼元，而且碼元特征是連續(xù)高幅的正弦波在前。

為了在轉換采集過程中能準確的識別BAC正弦信號的波峰和波谷值，在FPGA內部設置一個AD采樣閾值寄存器，支持設置一個12位的閾值，作為12位AD采樣的數值的輸出比較參照，若AD采樣值大于該閾值，輸出為“1”，若小于該閾值，輸出為 “0”。該閾值可設置，D11-D0為閾值數值，同時可以通過讀取WR8,讀回該閾值數值量。實際工作中，AD轉換和采集高幅正弦波的峰值大于閥值FFFF(+4.5 V)則有效，如果檢測到有效的高幅正弦波的峰峰值，則進入下次轉換和采集，如果檢測到有效的高幅正弦波的谷值小于閥值CCC(-4.5 V)，則計數寄存器II內容增加1，直到完成20次轉換、采集和檢測，并根據計數寄存器的值識別出碼元。碼元識別流程見圖5。

圖5 碼元識別流程

識別出碼元后，可以根據BAC信號的幁格式，獲取時間信息。首先分辨出幁的起始頭即兩個連續(xù)P碼元，確認是有效幁開始，按位獲取碼元值即可。

在FPGA內部設置一個32位BAC碼時間寄存器，時間寄存器為只讀，無論有無外部BAC碼時統(tǒng)輸入，都可以通過讀取該寄存器，來獲取當前時間信息，若無外部輸入，可設置BAC碼初值設置的時間信息，依據本模塊的晶振逐秒增加自守時，一旦判斷有外部BAC時間輸入且有效，該值就會跟蹤BAC碼輸入值，如果再次BAC輸入消失或無效，則進入自守時，依次類推，也可以通過讀取該寄存器，可以讀取當前時間狀態(tài)，該寄存器位號信息包括D29～D20(共10位)，表示BAC碼的0到365天時間信息；D19～D14(共6 位)，表示BAC碼的0～23小時時間信息；D13～D7(共7 位)，表示BAC碼的0到59分鐘時間信息；D6～D0(共7 位)，表示BAC碼的0到59秒鐘時間信息。

當無外部BAC時間輸入時，為了自守時，在FPGA內部設置一個32位BAC碼時間初值設置寄存器，時間初值設置寄存器為只寫，當無外部BAC碼時間輸入時，為了自守時，通過主機向該寄存器寫入一個時間初值，作為自守時的時間初始值，該寄存器需配合時間初值設置load寄存器的寫操作一起工作，該寄存器位號信息同時間寄存器。

同時，為了存儲時間信息，以及實現數據采集通道的數據緩沖，實現速率匹配，需要基于ALTERA公司提供的FIFO Core定制一個異步的4 KB的32位寬FIFO[5]，用于存儲時間信息，該FIFO應該是可以在不同的時鐘信號下進行異步的讀寫。其中FIFO的讀相關信號如read、readdata、reset、分別與AVALON總線相同命名的信號線相連，readclk與AVALON總線中clk相連，寫相關信號wr_n、rd_n、writedata等由FPGA時序邏輯產生，把BAC碼時間寄存器同步寫入FIFO，供主機通過PCIe接口讀FIFO以獲取時間信息。

2.5 PCIe端點設計

PCIe端點是基于ALTREA FPGA上實現設計的，ALTREA公司提供了PCIe的IP核，IP核完全符合 PCIe 協(xié)議的各個層級要求，包括物理層、數據鏈路層和事務層。PCIe IP核具備高性能、高靈活性、高可靠等特點，支持 x1、x2和x4多種鏈路寬度，支持鏈路和極性的錯序連接。PCIe IP核包括用戶邏輯接口、配置接口、物理層和系統(tǒng)接口，基于用戶邏輯接口，可以根據應用要求編寫本地總線邏輯，進而實現應用與 IP 核的通信，配置接口只要用于主機對IP 核進行配置或讀取狀態(tài)信息，物理層就是高速差分信號的通道，系統(tǒng)接口包括時鐘和復位信號。

所使用的FPGA為Altera最新的CycloneIV GX FPGA器件EP4CGX30CF2317N，內部集成了8個3.125-Gbps收發(fā)器。基于ALTERA的QuartusII和Qsys軟件實現PCIe端點的過程中，主要配置的參數包括：參考時鐘、鏈路寬度、設備 ID、基址寄存器、TLP 大小，以及包含設備在總線域使用的地址范圍的BAR基址寄存器。基于ALTERA的PCIe端點硬核實現了PCIe接口設計[6]，主要是在Quartus II中完成 器件型號EP4CGX30CF2317N選擇和工程創(chuàng)建，在 Qsys中完成如x4 Lane、100 MHz Reference clock 等PCIe硬核通用配置以及基地址寄存器[7]、端點配置只讀寄存器、訪問寄存器的Avalon-MM接口、Avalon地址轉換等配置。地址轉換配置時，把地址轉換表配置選擇動態(tài)轉換表，地址頁選擇2，每頁地址范圍選擇1 MByte～20 bits，通過這些設置控制Avalon-MM到PCI Express的地址轉換，實現了Qsys系統(tǒng)內部的數據傳輸是如何轉換為PCIe的請求的。由“pcie_hard_ip_0”的PCIe硬核已經基本完成，之后需要對PCIe硬核的在Avalon總線上的不同接口進行連接，如將PCIe的輸出時鐘pcie_core_clk連接到片內FIFO的clk端口等[8]，詳見表1。最后完成基地址分配和中斷掛接等，生產的X4 PCIe硬核如圖6所示。

表1 PCIe硬核的主要接口連接

圖6 PCIe硬核接口組成

3 結論

基于上述設計成果研制了6U結構的CPCIe時統(tǒng)接口模塊產品，目前該產品已經應用于某船載控制系統(tǒng)中,該模塊作為某CPCIe加固計算機的接口組成，一方面接收外部時統(tǒng)系統(tǒng)以BAC碼形式發(fā)送的授時信息，并且該模塊具有對時功能，另一方面根據CPCIe計算機主模塊的控制指令要求及相應的VxWorkS接口函數，通過PCIe接口向主模塊提供了天時分秒等時統(tǒng)信息。

同時，通過利用識別的BAC信號幀頭的同步沿信號，即同步于BAC解調輸出的信號，可以供計算機時間同步中斷使用。在FPGA內部設計中斷用寄存器，而且根據同步頻率和同步寬度要求，可以向主機輸出時統(tǒng)系統(tǒng)的同步中斷。可選頻率分別為：1 MHZ，100 kHz，10 kHz，1 kHz等4種頻率，脈寬也可以軟設置，頻率選擇是由一個32位頻選寄存器控制，其中D15-D0為正脈寬計數值，可以設置輸出時鐘脈寬，D31-D16：頻率計數值 ，可以設置輸出頻率。也可以從頻選寄存器中讀取相應的數字。該CPCIe時統(tǒng)接口模塊在沒有外部時統(tǒng)信號輸入時，通過板載溫補晶振，提供守時脈沖信號，具有自守時功能。時統(tǒng)接口控制界面組成見圖7所示。

圖7 時統(tǒng)接口控制界面組成

通過CPCIe時統(tǒng)接口模塊在CPCIe計算機系統(tǒng)中的應用驗證，一方面很好的適應了計算機新型系統(tǒng)總線PCIe的發(fā)展應用需求，另一方面基于FPGA實現了PCIe接口和控制邏輯，可以更好的根據應用需求進行適用性改進，提高了產品的應用能力。

[1] 潘 松,黃繼業(yè),曾 毓.清華大學出版社SOPC技術實用教程[M].2005:30-31.

[2] 王 遠.模擬電子技術.機械工業(yè)出版社,1997:55-57.

[3] 張明迪. 基于FPGA的IRIG-B碼解碼設計[D].哈爾濱工程大學,2011,45-47.

[4] 王麗娜.基于FPGA的IRIG_B碼基帶接收電路的實現[D].蘇州大學,2014:18-20.

[5] ALTERA.Avalon Memory-Mapped Interface Specification.2007.

[6] 嚴 華. IPTV技術與發(fā)展探討[J].計算機應用，2008(2)：59-61.

[7] 李曉含,張 航,倪光華.基于Avalon-MM突發(fā)傳輸的PCI從接口設計[J].無線電工程,2015,45(6):38.

[8] 沈 輝,張 萍.FPGA在PCIExpress總線接口中的應用[J]. 現代電子技術,2010.33(14):110.

[9] 李木國,黃 影,劉于之.基于FPGA的PCIe總線接口的DMA傳輸設計[J].計算機測量與控制,2013, 21(1):235.

DesignofBACTimeNodeforPCIeInterface

Zheng Boxiang

( Jiangsu Automation Research Institute, Lianyugang 222061, China)

In view of the application about BAC time node in the PCIe computer system, Based on the PCIe endpoint hard core and BAC conversion with code parsing , a BAC time node design is implemented.The overall circuit of the node is realized,which is including BAC input signal linear isolation circuit, hysteresis comparison output circuit for BAC signal sampling ,and A / D conversio n acquisition circuit.FIFO storage and PCIe endpoint are also realized based on ALTERA FPGA. The node has simple composition and Good applicability through linear isolation and FPGA integration design about PCIe,FIFO and control logic.

BAC;time system;PCIe;linear isolation;FPGA

2017-07-09；

2017-08-23。

鄭波祥(1977-)，男，浙江上虞人，碩士研究生，主要從事抗惡劣環(huán)境計算機方向的研究。

1671-4598(2017)11-0220-04

10.16526/j.cnki.11-4762/tp.2017.11.056

TP336

A