深亞微米SOI工藝的輸出結構ESD研究

高國平，黃登華

（中國電子科技集團公司第五十八研究所，江蘇 無錫 214072）

深亞微米SOI工藝的輸出結構ESD研究

高國平，黃登華

（中國電子科技集團公司第五十八研究所，江蘇 無錫 214072）

SOI（Silicon-On-Insulator）是一種在未來很有競爭優勢的工藝技術，但由于其與體硅工藝結構上的不同，給其ESD設計帶來了額外的挑戰。通過串聯的NMOS管來提高輸出管的觸發電壓，以提升輸出緩沖器的ESD能力。

SOI；ESD；輸出緩沖器

1 引言

SOI（Silicon-On-Insulator）是一種在未來很有競爭優勢的工藝技術，具有消除了Latch-Up、減小了寄生結電容等優點，但由于其與體硅工藝結構上的不同，給其ESD設計帶來了額外的挑戰。本文主要關注深亞微米部分耗盡型SOI工藝中輸出緩沖器（Output Buffer）的ESD能力提高問題。

SOI（Silicon-On-Insulator）技術指的是在絕緣層上形成具有一定厚度的單晶半導體硅薄膜層的材料制備技術及在薄膜層上制造半導體器件的工藝技術。該技術可以實現完全的介質隔離，與用P-N結隔離的體硅器件相比，具有無閂鎖、高速度、低功耗、集成度高、耐高溫、耐輻射等優點[1]。根據SOI硅膜厚度可以將SOI器件分為厚膜器件和薄膜器件。對于厚膜SOI器件而言，當SOI硅膜厚度大于兩倍的最大耗盡寬度時，被稱為部分耗盡器件；對于薄膜SOI器件，當硅膜的厚度小于最大耗盡寬度時，稱為全耗盡器件。

在SOI技術中，器件被制作在頂層很薄的硅膜中，器件與襯底之間由一層埋氧化層隔開。正是這種結構使得SOI/MOS器件具有功耗低等眾多優點，比傳統的體硅MOS工藝相比，更適合于高性能的ULSI和VLSI電路。

2 NMOS器件的ESD能力

從ESD保護分析，由于SOI工藝MOS器件在埋氧化層上方形成，與體硅相比，減小了器件的散熱體積，所以器件的ESD保護能力大大減弱，尤其是輸出NMOS。……