基于PLL倍頻電路的設計與實現

楊 坦 ，廉吉慶 ，涂建輝 ，崔敬忠

（1.蘭州空間技術物理研究所甘肅蘭州730000；2.真空技術與物理國防科技重點實驗室甘肅蘭州730000）

基于PLL倍頻電路的設計與實現

楊 坦1，2，廉吉慶1，2，涂建輝1，2，崔敬忠1，2

（1.蘭州空間技術物理研究所甘肅蘭州730000；2.真空技術與物理國防科技重點實驗室甘肅蘭州730000）

鎖相環由于其高集成度、良好的相位噪聲和雜散特性，廣泛的應用于通信、導航及遙測等領域。對于鎖相環頻率合成器，環路濾波器的設計對整個系統的性能起著決定性的影響?；阢溤隅娢⒉ㄔ吹男枨?，文章利用鎖相環技術設計了倍頻電路。首先論述了鎖相環的基本原理和環路濾波器的參數設計方法，然后利用ADS軟件對鎖相環的環路濾波器進行了設計和仿真。最后，將設計的環路濾波器應用于實際電路，并給出了測試結果。

倍頻；鎖相環；環路濾波器；仿真；相位噪聲

倍頻電路是原子鐘信號源的核心部分，通過倍頻電路，可以將輸入晶振信號倍頻至原子鐘所需頻率。傳統的倍頻方式[1-2]采用模擬倍頻，分立器件的使用使得電路體積較大。為了滿足原子鐘小型化需求，現在多使用數字鎖相倍頻方式。鎖相環（Phase Locked Loop-PLL）采用集成方式，不僅能減小體積，在相噪和雜散方面也有較好的性能。環路濾波器是鎖相環的重要組成部分，主要由電容、電阻或者放大器組成。環路濾波器能濾掉鑒相器輸出信號中的高頻成分，對鎖相環的雜散抑制、相位噪聲、環路穩定性和鎖定時間等重要環路參數有很大影響。

文中擬采用數字鎖相倍頻技術設計一個倍頻電路，由晶振輸入10 MHz信號，通過倍頻電路倍頻至3 417 MHz，應用于CPT銣原子鐘微波信號源[3-5]。設計要求輸出頻率為:3 414～3 420 MHz，中心頻率為3 417 MHz，相位噪聲在100 Hz～1 kHz處均優于-60 dBc/Hz。

1 工作原理

PLL主要由4個模塊[6-8]組成:鑒相器、環路濾波器、壓控振蕩器和分頻器。通過振蕩器引入的輸入信號進入鑒相器，與經過分頻器倍頻后的輸出信號進行鑒相處理，鑒相器輸出一個與其相位差有關的電壓信號，該信號經環路濾波器處理后進入VCO，通過VCO壓控端對VCO輸出信號進行控制。最后經反饋環路使輸出頻率達到穩定，經VCO輸出目標頻率。

其中環路濾波器對來自鑒相器的信號進行濾波，同時為系統提供一定的穩定裕量。一般鑒相器和分頻器會集成在PLL芯片中，VCO有單獨的芯片或者也集成在PLL芯片中，而環路濾波器則需要根據需求自行設計。

圖1 鎖相環系統框圖

設鑒相器的增益為Kd，環路濾波器的傳輸函數為F（s），VCO的增益為Kv，N為分頻倍數，由下圖可以得到鎖相環的開環增益[9-10]為:

閉環增益為:

根據上述傳輸特性，可以確定環路濾波器的電容、電阻值。鎖相環的兩個重要參數為環路帶寬ωc和相位裕度φc。環路帶寬會影響環路對各部分噪聲的抑制，影響穩定度，需根據實際情況確定選擇，取值不宜過大。相位裕度影響環路鎖定時間和穩定度，相位裕度較大時，可以得到較好的穩定性，但響應速度會變慢。設計時需合理選擇相位裕度的大小，初值一般取45°左右。

2 環路濾波器計算

不同階數無源環路濾波器[11]傳輸函數表達式如下:

其中，T1、T2、T3、T4為時間常數，Ctot為環路濾波器總電容。

典型的二階和三階無源低通濾波器結構如圖2（a）、2（b）所示。

圖2 無源低通濾波器

不同階數的無源低通濾波器參數如下:

表1 不同階數無源濾波器參數表

以三階為例，濾波器傳輸函數:

鎖相環的開環增益為:

把s=jω代入可得鎖相環開環增益的相位裕度:

引入極點比T31，考慮到系統穩定性和輸出信號雜散影響，T31在0到1之間取值，一般取為0.8。

總電容為:

上式中，K=KVCO·IP，KVCO為VCO壓控增益，IP為電荷泵電流。

設計時根據具體應用的需求特點確定鎖相環的帶寬ωc、相位裕度φc和T31的值，結合器件相關參數，聯立（6）、（7）、（8）、（9）式，就能求出環路濾波器參數T1、T2、T3及Ctot的值。再根據表1，通過一定的數學近似，可以求出三階環路濾波器的電 阻和電容參數的具體值。

文中根據CPT銣原子鐘微波信號源的需求，利用鎖相環數字倍頻技術設計一種中心頻率為3 417 MHz的信號源，利用ADS軟件來求解環路濾波器的相關參數并進行相位噪聲模擬仿真[12-14]。

文中的鎖相環芯片采用ADI公司的ADF4350，該芯片內集成有鑒相器、分頻器和VCO，外部需接一個低通環路濾波器。倍頻電路選用鎖相環和VCO相關參數如下:

1）VCO輸出頻率:137.5～4400 MHz；

2）VCO靈敏度:33 MHz/V；

3）參考源頻率:10 MHz；

4）鑒相器頻率:32 MHz；

5）電荷泵電流:5 mA。

設計目標是:輸出頻率:3 414～3 420 MHz，頻率分辨率為10 kHz，相位噪聲在100 Hz～1 kHz處均優于-60 dBc/Hz。為減小有源環路濾波器引入的噪聲，采用無源3階環路濾波器，系統環路帶寬ωc=50 kHz，相位裕度為45°～50°。

利用ADS生成的仿真結果如圖3所示。

圖3 環路濾波器仿真模擬圖

所以，得到的仿真結果為:

表2 環路濾波器仿真結果

利用ADS軟件模擬的環路濾波器的相位噪聲如圖4所示。

圖4 環路濾波器噪聲仿真模擬圖

3 測試分析

將計算的電阻、電容值應用于實際微波源電路[15-17]，測得的信號頻譜如圖5所示，測得的相位噪聲如圖6所示。

由信號頻譜圖可以看出，輸出信號的頻率為3 416.987 MHz，與目標頻率3 417 MHz的頻差只有13 kHz，出現偏差的主要原因是倍頻電路的輸入10 MHz信號存在一定偏差，該信號頻率在原子鐘工作時由伺服電路進行調節鎖定。因此，設計達到輸出頻率在3 414 MHz～3 420 MHz的要求。

考慮到系統相噪，PLL的帶內相噪可用如下公式估算[18]:

圖5 輸出信號頻譜圖

圖6 輸出信號相位噪聲測試圖

其中PNTotal為鎖相環輸出信號的帶內相噪，PNPLL為鎖相環的歸一化帶內相噪，N為VCO輸出頻率與鑒相頻率的比值，fPFD是鑒相器的鑒相頻率。由式（10）可以看出，PLL系統相噪主要由PNPLL、分頻器N和鑒相頻率fPFD影響。而PNPLL是由鎖相環芯片本身決定，可以當成一個常量處理。

ADF4350的帶內歸一化相噪為-213 dBc/Hz，本文在小數分頻模式下，雜散平均化，所以ADF4350的帶內歸一化相噪為-210 dBc/Hz。本文鑒相頻率為1 MHz，輸出信號頻率為 3.417 GHz，則N=3417，fPFD=1 MHz，根據式（10），帶內相噪的理論值為:PNTotal=-79.33dBc/Hz。

由相位噪聲圖可以看出，相位噪聲與理論值有一定偏差，這是由于實際電路系統外部噪聲的干擾和電路的測試誤差造成的?？偟膩碚f，實際測試的相位噪聲和模擬噪聲值較為接近，相躁偏差在誤差允許范圍內，在100 Hz～1 kHz處，實際相位噪聲均小于-60 dBc/Hz，滿足設計要求。

4 結束語

本文基于數字鎖相環技術，設計一倍頻電路，應用于CPT銣原子鐘微波信號源。文章首先分析了鎖相環的基本原理，由傳輸函數計算出環路濾波器相關參數，然后利用ADS進行設計和仿真。最后將設計結果應用于實際電路，經實際測試，設計電路滿足要求。在實際工程設計中，可以通過選擇合適的環路帶寬和相位裕度，計算出環路濾波器的相關參數，對設計進行優化，最后得出最優的輸出信號頻譜。

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Design and implementation of frequency multiplier based on PLL

YANG Tan1，2，LIAN Ji-qing1，2，TU Jian-hui1，2，CUI Jing-zhong1，2
（1.Lanzhou Institute of Physics，Lanzhou730000，China；2.National key Laboratory of Science and Technology on Vacuum Technology＆Physical，Lanzhou730000，China）

PLL is widely used in communications，navigation，telemetry and many other fields for its high integration，good phase noise and spurious characteristics.For PLL frequency synthesizer，the design of loop filter has a decisive influence on the whole performance.In this paper，we design the multiplier in accordance with the requirement to microwave signal by the Rb atomic clock through digital PLL technology.First，we discuss the basic principle of the PLL and the design method of the parameters for the loop filter.Then we designed and simulated a loop filter for PLL by ADS according to demand.Finally，we applied the design to the circuit and presented the test results.

multiplier；PLL；loop filter；simulation；phase noise

TN742

A

1674-6236（2017）23-0105-04

2016-11-09稿件編號：201611071

楊坦（1989—），男，河南沈丘人，碩士研究生。研究方向：原子頻標與技術。