基于FPGA的高頻數字鑒相技術

張繪 王艷濤

摘要

針對傳統模擬鑒相中存在的器件一致性低導致的信號正交性差且易受環境影響等現象，本文提出了一種基于FPGA的高頻數字鑒相技術，并通過硬件板卡驗證了該技術的有效性。實驗結果表明該技術有很大的工程可實現性。

【關鍵詞】帶通采樣 高頻數字鑒相 多相低通濾波

1 引言

寬帶探測系統可以很好的利用大帶寬信號提供的更加豐富的目標信息和高分辨率，一般用與SAR/ISAR成像等應用，是實現成像雷達的關鍵技術。但是由于大帶寬的影響，整個接收通道的設計十分困難，采用射頻直采可有效簡化接收通道的設計難度，靈活性更大，是實現數字接收機的關鍵技術。同時鑒相質量直接決定了后續算法的結果質量，對系統指標十分關鍵。

本文提出了一種基于FPGA的通用高頻數字鑒相技術，采用數字信號處理的方法進行鑒相，提高處理精度。該技術將射頻信號直接經過AD采樣后得到高頻的數字信號，然后通過FPGA進行高頻數字鑒相得到用于后端信號處理的I/Q信號，相對于傳統的鑒相方法，減輕了前端模擬處理對性能的影響，并且更符合軟件無線電技術的發展趨勢。

2 高頻數字鑒相

如圖1所示，高頻數字鑒相的處理流程如下：將AD采樣得到的數字信號傳送到FPGA中，在此過程中，對數據進行了擴位降速處理;通過Matlab設計生成用于在FPGA中實現濾波器的系數進行濾波，由于數據量過大，進行帶通濾波時采用了多路并行處理的方法;將Mattab中設計的正余弦信號存入到FPGA的塊RAM中，運用讀取出的本振信號與帶通濾波后的信號相乘實現變頻;在多相低通濾波的過程中選擇對固定的相位進行濾波處理來達到數據降速的目的，濾波之后的結果就是PQ路數字信號。

2.1 高頻AD采樣

根據帶通采樣得知采樣頻率應滿足以下兩個關系式

其中B為被采樣帶通信號的帶寬，本文中為130MHz;F_c為被采樣帶通信號的中心頻率，本文中為1.29GHz;m為滿足（公式1）和（公式2）的任意正整數;F_s為采樣頻率，根據（公式1）和（公式2），本文中采用960MHz。

根據采樣定理，采樣前后的頻譜示意圖如圖2所示。

2.2 帶通濾波

根據將信號混頻至零載頻的需求，只需對靠近零頻率的帶通采樣結果進行下變頻就可以實現，所以用中心頻率330MHz、帶寬130MHz的帶通濾波器對前端的帶通采樣結果進行濾波處理。如圖3所示。

2.3 數字下混頻/鑒相

對濾取出來的結果進行下變頻以及鑒相最終得到I/Q路數字信號。如圖4所示。

本次試驗中參數設置分別為：

3 硬件實現

硬件實現過程的FPGA程序開發使用XELINX公司的ISE13.2硬件開發工具，FPGA選擇的是XC5VLX95T芯片，采用VHDL語言編程的方式實現，系統的采樣率為960MHz、輸入AD采樣的模擬中頻信號為1290MHz，帶寬為130MHz。

3.1 數據傳輸

將AD采樣得到的數字信號采用JESD204B傳輸協議傳送到FPGA中。在此過程中，AD采樣得到的數字信號數據率為960MHz，而FPGA的系統時鐘為120MHz，為了滿足FPGA的系統時鐘的要求，首先通過FPGA內部FIFO對數據進行了擴位降速處理，即FIFO的輸入參考時鐘為960MHz、輸入數據位寬為14位，輸出參考時鐘為120MHz、輸出數據位寬為112位。

3.2 帶通濾波

在本文硬件實現過程中，通過Matlab設計生成用于在FPGA中實現濾波的系數文件，該濾波器為16階的帶通濾波器，濾波器的中心頻率為330MHz，帶寬為130MHz。

為了同時滿足960MHz的數據率和120MHz的系統時鐘，在FPGA中進行帶通濾波時采用多路并行處理的方法，即生成16路乘法通道，一個系統時鐘下完成16次乘法運算。

3.3 數字下變頻/鑒相

在硬件實現過程中，數字下變頻采用的數字本振信號是由Matlab產生的正余弦信號，存入FPGA的BlockRAM中。其中正信號的頻率為330MHz。通過Matlab設計生成用于在FPGA中實現多相低通濾波器的系數文件，該濾波器是32階的低通濾波器，帶寬為75MHz。

將FPGA中存儲的本振信號與帶通濾波后的信號相乘實現變頻，其過程如圖5所示，在此過程中采用了多路并行處理的方法。

在該硬件實現過程中考慮到系統時鐘是120MHz，采樣率是960MHz的問題，在濾波的過程中選擇對固定的相位進行濾波處理來達到數據降速的目的。

3.4 試驗結果

本文中通過信號源給AD板卡提供信號和時鐘，信號帶寬130MHz，中心頻率1.29GHz，采樣頻率為960MHz，最終通過FPGA中Chipscope采集鑒相結果如圖6所示，其中紅色和藍色分別為鑒相后的兩路信號。

4 結束語

本文主要介紹了一種基于FPGA的高頻數字鑒相技術的實現方法，結合FPGA的實現特點完成了頻譜的搬移和相位的鑒別，采用了并行處理的方式降低了數據率并提高了處理的實時性，通過多相濾波的高效結構減少了運算量，節省了大量的FPGA資源，并經過實際硬件測試證明，該技術的FPGA實現運行狀態穩定可靠，具有工程可實現性。