基于分數間隔均衡的數字預失真技術

李 超

(中國電子科技集團公司第五十四研究所，河北 石家莊 050081)

0 引言

在高速數據傳輸中，為了減少信號傳輸的碼間串擾，調制器會使用成形濾波器對傳輸信號進行濾波[1]。平方根升余弦滾降(SRRC)濾波器作為一種廣泛應用的成形濾波器，可以通過FPGA設計并實現[2]。當傳輸數據速率較高時，SRRC濾波器可以通過并行結構設計并實現[3]。此外，解調器可以通過加入一個傳輸函數隨頻率增加而滾降的線性濾波器達到改善信噪比的目的，但是該濾波器在將高頻端的噪聲衰減的同時，也會對傳輸信號的高頻分量帶來衰減，從而產生碼間串擾。這就需要在調制器中加入預加重濾波器來補償基帶信號的高頻分量，達到減少碼間串擾的目的[4]。但是，隨著傳輸速率的提高，調制器內部使用的模擬器件，如模擬濾波器、放大器和正交混頻器等所產生的相位失真和幅度失真，會使調制信號產生嚴重的碼間串擾，這種碼間串擾通過SRRC濾波器和預加重濾波器無法有效消除。以上這些幅度失真和相位失真對調制信號質量產生的影響，可以通過信號分析儀中的矢量信號分析功能對調制信號進行信號質量分析，并由分析結果中的誤差矢量幅度(EVM)這個指標加以衡量[5]。

目前，對于已知的相位失真，可以通過希爾伯特變換的方法[6]、通過迭代求解非線性方程組的方法[7]或通過基于復倒譜系數的算法[8]設計一個全通濾波器，對已知相位失真進行補償，進而達到消除碼間串擾的目的。對于已知的幅度失真，可以通過采用頻域采樣的方法[9]設計一個線性相位濾波器，對幅度失真進行補償，進而達到消除碼間串擾的目的。然而，這些相位失真和幅度失真與模擬器件本身的特性緊密相關，并會隨著模擬器件使用條件的不同而發生改變。因此，通過模型預先設計相位及幅度失真補償濾波器，難以消除以上相位失真和幅度失真帶來的碼間串擾。

針對以上問題，本文提出了一種基于分數間隔均衡的數字預失真技術，通過自適應補償調制器內部產生的各種幅度與相位失真，達到消除碼間串擾的目的。最后基于該技術，通過使用4倍插值SRRC濾波器多相結構設計并實現了一種基于T/4分數間隔均衡的數字預失真器，并通過對調制器輸出信號的EVM及頻譜進行測試，對該技術進行了驗證。

1 數字預失真器實現結構

本文使用T/4分數間隔均衡器收斂系數與4倍插值SRRC濾波器相結合的方法，對正交基帶信號進行預失真處理，基本原理框圖如圖1所示。由于設計的T/4分數間隔均衡器完成一次系數更新只需要有限個連續采樣數據，這樣可以先將一組連續的采樣數據存儲在FPGA中集成的RAM里，然后使用該組數據通過較慢的處理時鐘完成一次系數更新運算。因此T/4分數間隔均衡器采用串行結構實現。當T/4分數間隔均衡器得到收斂的系數后，根據該系數特點及4倍插值成形濾波的運算特點，將該系數對應的濾波器與4倍插值SRRC濾波器統一設計，并采用4路并行的多相復數濾波器分解結構實現。這里，多相分解是指將數字濾波器分解為若干個不同的組[10]。

圖1 預失真器基本原理

如圖1所示，I(nT)+jQ(nT)為經過調制符號映射的基帶正交信號，其中n表示符號數，T表示符號周期。將該正交信號同時接入H4k、H4k+1、H4k+2和H4k+3四個子濾波器，完成對輸入信號的4倍插值運算，然后依次輸出4組信號，I1+jQ1、I2+jQ2、I3+jQ3和I4+jQ4分別表示一個符號周期中在0、T/4、2T/4和3T/4時刻I/Q兩路基帶信號的采樣數據。由于本文選用的DA芯片為MD652D，該芯片信號輸入接口為4路數據并行輸入結構[11]，這時直接將I路與Q路的4路信號分別接入DA芯片，通過數模變換形成I/Q兩路正交模擬基帶信號。然后，這2路正交模擬信號分別經過低通濾波器和放大器處理后，輸入正交混頻器。正交混頻器輸出的調制信號再通過帶通濾波器及放大器處理后，最終形成調制輸出信號。

中頻調制信號在輸出前，首先通過開關切換到內部反饋通道，形成反饋信號。反饋信號經過4倍采樣、數字匹配濾波及數字解調處理后，最終形成正交基帶信號I′(nT+kT/4)+jQ′(nT+kT/4)，這里nT+kT/4表示第n個符號的第k個采樣時刻，采樣間隔為T/4，取k=0，1，2，3。然后將該正交基帶信號接入T/4分數間隔均衡器并經過多次迭代運算處理。當T/4分數間隔均衡器達到收斂判決門限或迭代運算次數上限時，將輸出一組復均衡抽頭系數，該系數即為預失真濾波器系數。

由于生成的預失真濾波器系數為復數形式，而SRRC濾波器系數可以看成虛部為零的復數形式，且2組系數均為4倍采樣的濾波器系數。這樣，2組濾波器系數可以通過復數卷積運算及截位處理后合成為一組濾波器系數，并通過4路并行的多相復數濾波器結構實現，從而簡化了信號的處理流程。

2 T/4分數間隔均衡器原理

均衡器設計中主要考慮以下幾點：① 均衡器的類別：線性均衡和非線性均衡；② 均衡器的結構：橫向濾波器型和格型等；③ 均衡器的自適應算法：最小均方誤差算法、遞歸最小二乘法等[12]。文獻[13]進一步論述了分數間隔均衡器常見的自適應算法。

本文T/4分數間隔均衡器為線性均衡類。由于橫向濾波器結構簡單，便于FPGA設計實現，本文T/4分數間隔均衡器采用橫向濾波器結構。同時考慮到，由于最小均方誤差提取算法，其基于最陡下降原理，能使濾波后輸出信號的均方誤差最小[14]，本文T/4分數間隔均衡器算法采用最小均方誤差提取算法。文獻[15-16]論述了T/4分數間隔均衡器的多信道系統模型，根據實際情況，采用串行模型實現T/4分數間隔均衡器，原理框圖如圖2所示。

圖2 T/4分數間隔均衡器原理

為了便于分析，設均衡器長度為S個符號，并將nT歸一化為n，nT+kT/4歸一化為k，這里k在n時刻依次取值為0，1，2，3。此時，橫向濾波器由4(S-1)級延遲線構成，兩級之間的延遲間隔均為T/4，且各延遲單元的增益相同。設M為橫向濾波器的抽頭個數，則M=4(S-1)+1。在k時刻橫向濾波器的抽頭系數為：

W=[w0(k)，w1(k)，…，wM-1(k)]。

設v=(M-1)/2，則在k時刻橫向濾波器的輸入值為：

U=[u(k+v)，u(k+v-1)，…，u(k-v)]。

圖2中，自適應權值控制單元在n時刻輸入的誤差值為：e(n)=d(n)-y(n)，其中，d(n)為橫向濾波器輸入信號經峰值點選取和判決處理后輸出的n時刻均衡目標收斂值，y(n)為經過橫向濾波器和峰值點選取處理后輸出的n時刻符號峰值點。e(n)可進一步表示為：

e(n)=d(n)-WT(n)U(n)，

式中，通過對輸入數據延時進行控制，使n時刻符號的峰值點正好對應于橫向濾波器主抽頭進行運算，產生誤差e(n)，進而通過誤差得到n時刻新一組橫向濾波器系數：

W′=W+μe(n)U，

式中，μ為步長參數，用來控制穩定性和收斂速度。若μ采用較大的數值，能加快收斂速度，但同時會帶來較大的穩態剩余誤差；若選擇較小的值，能減小穩態剩余誤差，但收斂時間變長[17]。此外，橫向濾波器系數需要在工作初始時刻設置初值，其中濾波器系數的虛部初值均設置為零，實部初值除主抽頭位置外均設置為零，而主抽頭實部初值設置為一個正數。在實際工程中，若設置的主抽頭實部初值相比與μ值較小時，橫向濾波器系數在自適應迭代運算過程中將可能呈現發散的狀態。

3 實驗結果與分析

針對本文提出的基于T/4分數間隔均衡的預失真技術，根據圖1和圖2所示原理框圖研制硬件平臺并編寫相關FPGA驗證程序，然后對多組調制輸出信號進行星座圖、EVM及頻譜比對測試。測試硬件平臺及FPGA驗證程序設計的主要參數設置：載波頻率720 MHz，符號速率200 MSps，SRRC濾波器成形系數0.5，SRRC濾波器階數17階，多相結構復數濾波器階數40階，第1～4組測試中T/4分數間隔均衡器長度依次設置為1、3、5和7個符號長。當均衡器長度為1個符號長時，數字預失真器工作在直通模式，此時數字預失真器等價于標準的SRRC濾波器。當均衡器長度設置為3，5和7個符號長時，均衡器階數將分別為9，17和25階。在4組測試中，復數卷積運算合成的復數濾波器階數通過截短或補長處理后統一為40階。

根據上述參數設置，依次產生4組待測試調制輸出信號。本文使用Agilent公司的DSO91304A型示波器中的矢量信號分析軟件，分析并顯示4組信號的星座圖，并對每組信號的EVM值進行測量，測試結果如圖3、圖4、圖5和圖6所示。通過Agilent公司的N9010A型頻譜儀測試各組信號的頻譜特性，第1組與第4組的測試結果如圖7所示。

第1組測試信號的星座圖及矢量信號分析結果如圖3所示。從圖3中可以看到，該信號星座圖中的4個星座點都較為發散，測試信號的EVM值為10.911% rms。可見，當調制輸出信號符號速率為200 MSps時，由于未進行預失真處理，調制輸出信號中存在嚴重的碼間串擾，信號質量較差。

圖3 第1組矢量信號分析結果

圖4 第2組矢量信號分析結果

圖5 第3組矢量信號分析結果

圖6 第4組矢量信號分析結果

第2組測試信號的星座圖及矢量信號分析結果如圖4所示。從圖4中可以看到，由于對原始的調制輸出信號進行了預失真處理，此時星座圖中的4個星座點明顯收斂，且測試信號的EVM值降為4.413 1% rms。

第3組測試信號的星座圖及矢量信號分析結果如圖5所示。從圖5中可以看到，由于將T/4分數間隔均衡器的階數由第2組測試時的9階增加到17階，此時星座圖中的4個星座點較之圖4又進一步收斂，且測試信號的EVM值也進一步降低為3.672 4% rms。

第4組測試信號的星座圖及矢量信號分析結果如圖6所示。從圖6中可以看到，由于將T/4分數間隔均衡器的階數增加到25階，此時星座圖中的4個星座點在4組測試結果中最為收斂，同時測得信號的EVM值為3.485 5% rms，也是4組EVM指標測試中最好的。

進一步通過使用頻譜儀，對調制輸出信號的頻譜特性進行對比測試，如圖7所示。

圖7 預失真器對信號頻譜特性改善測試圖

由圖7可以看出，在第1組測試中，調制輸出信號頻譜關于中心頻點左右不對稱，且存在明顯的畸變。但從第4組調制輸出信號的頻譜可以看到，預失真器對信號頻譜特性有了顯著改善。這里，在第4組調制輸出信號中心頻點處顯示的凹坑，為I/Q基帶信號通過電容隔直處理后產生的，此處對調制輸出信號EVM值的影響可以忽略。

為了便于分析，在進行第2～4組測試時，通過FPGA編程軟件ISE中自帶的Chipscope功能，讀取FPGA運行程序中T/4分數間隔均衡器收斂后的輸出系數，如表1、表2和表3所示。

表1 第2組測試下T/4分數間隔均衡器收斂系數

符號數系數1系數2系數3系數41328-j137-78+j1012-548+j231-982+j1858714+j23-1347-j1183-1044-j150-316-j118749-j182

表2 第3組測試下T/4分數間隔均衡器收斂系數

符號數系數1系數2系數3系數419+j8-119+45j21-j31194-j80213-j21-71+j973-571+j138-1048+j178737-j206-1123-j3684-723-j337-265-j13972+j51226+j675227-j83104-j187-208+j28

表3 第4組測試下T/4分數間隔均衡器收斂系數

符號數系數1系數2系數3系數41-27+j450-j34220-j7-56+j39-81+j46-10-j23105-j60161-j6373+j10-164+j1114-475+j147-746+j639124-j109-817-j2665-589-j309-274-j22014-j74180+j256192+j2299-j48-6-j101-55-j787-42+j3-14+j62-23+j26

表1、表2和表3分別列出了3次測試中T/4分數間隔均衡器收斂后的輸出系數。每組系數的主抽頭均已加黑標注，每個符號中的系數1、系數2、系數3與系數4分別表示對應符號中以0、T/4、2T/4與3T/4為采樣間隔的抽頭系數。

通過分析以上測試結果，可以得出如下結論：

① 通過對4組測試信號進行矢量信號分析可以看出，應用本文所述基于分數間隔均衡的數字預失真技術，可以顯著提高中頻輸出信號的信號質量。但通過增加均衡器階數的方法，對信號質量的改善程度將逐漸減弱。同時，隨著均衡器階數的提高，在實際編程過程中，FPGA將消耗更多的乘法器及D觸發器資源，所以需要根據實際情況對分數間隔均衡器長度做出合理選擇。

② 通過對4組測試信號進行頻域分析可以看出，當中頻輸出信號未經預失真處理時，信號頻譜的失真是關于信號中心頻率非對稱的。可見，若通過數字濾波器對正交基帶信號進行處理，以補償中頻輸出信號的頻譜失真，則必須使用復數濾波器形式。因此傳統的FIR及IIR濾波器等非復數濾波器將無法對這種頻譜失真進行補償。

③ 通過比對3組測試中均衡器的收斂系數可以看出，當系數位置逐漸遠離主抽頭時，系數數值呈現逐漸變小的趨勢。同時需要注意，通過低階均衡器收斂得到的一組收斂系數，與通過高階均衡器收斂得到并做截短處理的收斂系數做比對，2組系數雖然可以等長，但頻譜補償效果未必等價，所以需要根據復數濾波器的設計階數合理選擇均衡器的設計階數。

4 結束語

本文提出了一種基于分數間隔均衡的數字預失真技術，該技術能有效改善中頻輸出信號的質量。此外，該技術完全由FPGA設計實現[18]，提高了該技術的可移植性。同時，由于該技術采用串行結構實現分數間隔均衡并采用多相濾波器結構實現預失真濾波，使得該技術對FPGA硬件資源占用量大大降低，提高了該技術的實用性。

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