FPGA測試壓縮技術研究

解維坤，陳 龍，黃 晉，肖艷梅

（1.中國電子科技集團公司第五十八研究所，江蘇無錫 214035；2.江南大學物聯(lián)網(wǎng)工程學院，江蘇無錫 214122）

1 概述

現(xiàn)場可編程門陣列（FPGA）已成為當前電子系統(tǒng)中普遍采用的核心數(shù)字芯片之一。超大容量的FPGA產(chǎn)品在新一代主流系統(tǒng)中的使用越來越多，其質(zhì)量及可靠性要求越來越高，對FPGA測試的需求越來越大。隨著FPGA的規(guī)模發(fā)展到千萬門級甚至是億門級，配置碼越來越大，一段配置碼可高達數(shù)百兆，完成一款FPGA測試往往需要成百上千段配置碼，測試數(shù)據(jù)量非常龐大。

數(shù)量巨大的測試向量會帶來很多問題。首先，測試系統(tǒng)需要非常大的向量深度來存儲這些向量；其次，F(xiàn)PGA配制過程所占的時間比重越來越大，造成測試成本急劇增加。FPGA測試壓縮技術能夠有效地減少測試數(shù)據(jù)量，也能夠降低對測試系統(tǒng)向量深度和數(shù)據(jù)傳輸通道的需求，還可以減少測試時間，降低測試功耗，提高測試效率。

目前，測試壓縮技術主要集中在大規(guī)模數(shù)字集成電路的ATPG壓縮編碼算法和可測性設計方面，如文獻[1]～[7]介紹了一些測試激勵和測試響應壓縮編碼算法以及SOC的內(nèi)建自測試（BIST）測試壓縮結(jié)構(gòu)等，這些測試壓縮方法都需要在待測芯片內(nèi)部增加解壓縮電路。本文主要從FPGA的配置碼流生成和配置加載方面研究FPGA的測試壓縮方法，不需要在芯片內(nèi)部增加解壓縮電路[1-7]。

2 壓縮測試原理

壓縮測試可以有效地減少數(shù)字電路測試向量體積和測試時間，從而降低芯片的測試成本。……