一種基于改進的tri-level電容陣列結構的SAR ADC

北方工業大學電子信息工程學院 戴 瀾 王立煌

模數轉換器就是把模擬信號轉換為數字信號的一種器件。在所有的模數轉換器當中，逐次逼近寄存器型模數轉換器（SAR ADC）以其低功耗，面積小，中等速度，中高精度的優點而廣泛應用于便攜式，可穿戴式，植入式電子設備當中。進一步降低SAR ADC的功耗可以延長電子設備當中電池的壽命，增加其使用的周期。SAR ADC主要包括DAC電容陣列，比較器和數字控制邏輯部分。在傳統的SAR ADC當中，DAC電容陣列在工作過程當中的電荷重分配是SAR ADC主要的功耗來源。因此，降低SAR ADC的功耗便從降低DAC電容陣列功耗下手。過去已經有很多研究人員提出了許多DAC電容陣列的改進方案，以降低其能耗。文獻[1]、[2]、[3]、[4]、[5]分別提出了降低DAC電容陣列轉換算法的方案，相對于傳統的電容陣列分別降低了92.2%、96.9%、98.4%、98.8%、99.2%的能耗。其中的許多方案看似降低了轉換能耗，卻在復位階段不可避免地引入復位能量。本文基于tri-level的DAC電容陣列轉換算法設計了一種10bit、1MS/s的SAR ADC。tri-level結構的DAC電容陣列可以降低整體的轉換能量，而且在每個周期結束后的復位階段沒有消耗電源。但是文獻[3]中的tri-level結構依然消耗很大的轉換能量，本文通過改進這種方案，使其能效進一步提高。圍繞著電容陣列為核心設計了比較器以及相關的電數字控制電路（見圖1）。

本文的剩下的部分有以下幾個方面構成，第1部分介紹整體的電路結構以及核心的電容陣列方案；第2部分描述比較器的工作原理；第3部分描述數字控制電路的結構；第4部分給出整體電路的仿真結果；文章的總結與展望將在第5部分說明。

1 整體電路和DAC電容陣列方案

本文提出的SAR ADC整體電路結構如圖1所示。如上文所述，電路主要包括DAC電容陣列、比較器、數字控制邏輯電路。輸入信號通過柵壓自舉采樣開關Spc和Snc被采樣到電容陣列的上極板(電容陣列當中接入到比較器輸入端的極板)。上極板電平可以直接輸入比較器當中，比較器比較兩端電平的大小得出數字碼。這些數字碼存入移位寄存器當中，同時又作為控制信號，通過數字邏輯電路控制電容陣列的下極板轉換到GND、Vcm、Vref三種電平，其中Vref是參考電平，Vcm=Vref/2，導致上極板電壓發生相應的變化，變化之后的上極板電平又再次輸入到比較器當中，如此循環直到第10位的數字碼得出。對于10bit的SAR ADC需要13個時鐘周期完成轉換。其中有1個是復位周期，1個是采樣周期，另外10個是轉換周期。整體的過程也主要分為復位階段、采樣階段和正式的轉換階段。

圖1 所提出的10bit SAR ADC整體電路框架示意圖

復位階段結束后上下兩端電容陣列的下極板都被初始化為GND，也就是這些下極板被連接到地。接著采樣開關閉合，差分輸入信號被采樣到電容陣列的上極板。正式轉換過程開始時采樣開關斷開，輸入的差分信號Vip和Vin直接比較得出最高位的數字碼D[1]。由于D[1]在沒有發生任何電平轉換時得出，電容陣列不發生電荷轉移，因而最高位的轉換不消耗電源的能量。當D[1]=1時，N端的電容陣列所有下極板電平轉換到Vcm，由于電容陣列的上極板的兩頭分別接到比較器的輸入端和斷開的采樣開關中，沒有電荷流通的通路，所以上極板的電荷保持不變，因而上下極板的電壓差保持不變，N端的上極板電平被抬高了Vref/2，接著用Vip和Vin+Vref/2比較得出D[2]的值。如果是D[1]=0，則P端的電容陣列所有下極板電平轉換到Vcm，方式與N端的相同。從第3步之后的轉換過程，文獻[3]中的tri-level方案中，電容陣列下極板已轉換到Vcm的電容陣列的值為2N-iC(C為單位電容值)的電容的下極板從Vcm轉換到Vref或者GND,導致上極板電平發生Vref/2i-1變化，而另一端端的電容陣列一直保持不變，比較器比較這兩個電平的大小便可得出第i位的數字碼。在本文的N bit DAC電容陣列方案中，假設D[1]=1，且D[i]=1時，N端的電容陣列的大小為2N-iC的電容下極板從Vcm轉換到Vref，導致N端上極板電平上升Vref/2i-1；若D[i]=0，P端的電容陣列的大小為2N-iC的電容下極板從GND轉換到Vcm，同樣導致P端上極板電平上升Vref/2i-1。D[1]=0的情況與上述D[i]=1的情況相對稱。作為例子，這種改進的DAC電容陣列方案應用于4bit的DAC電容陣列如圖2所示。

采用matlab對這種方案的功耗行為建模，對比其與文獻[3]中的tri-level方案，橫坐標代表輸出的數字碼（0到1023），縱坐標代表轉換的能量，單位是。可以從matlab的模擬仿真圖中看到，改進之后的電容陣列轉換能量明顯小于文獻[3]中的結果（見圖3）。

圖2 改進的4bit tri-level電容陣列方案

圖3 被提出的改進方案與文獻[3]中的tri-level方案能耗對比

對于N bit的DAC電容陣列文獻[3]中的tri-level電容陣列的轉換能量為：

而本文當中改進的N bit的DAC電容陣列方案的轉換能量為：

可以從以上的(1)(2)兩式中推出對于10bit的SAR ADC兩種方案的轉換能量分別為42.42和31.8，這與matlab建模的結果相一致。表1列舉了幾種主要的10bit SAR ADC的電容陣列的功耗以及單位電容數量。

2 比較器

比較器是SAR ADC中另外一個重要的模塊，它的精度、速度影響了整個SAR ADC的位數以及采樣速率。因此，一個比較精度高，同時速度快的比較便很重要。本文中比較器應用于的低功耗SAR ADC，所以采用的是動態比較器以降低功耗。

本文采用帶前置動態預放大器的兩級的比較器，如圖4所示，第一級為預放大器，第二級是具有鎖存功能的latch比較器。這種兩級的動態比較器可以同時滿足低功耗低失調的功能。第二級的鎖存比較器也可以單獨完成比較的功能，但是由于采用了正反饋鎖存的結構，它們的輸入差分對管子的閾值電壓失調會在引起較大的比較誤差。所以采用了前置預放大器把輸入信號預先放大再送入鎖存比較器當中，而預放大器的失調電壓較小，這便可以減小電路的失調。動態比較器只在時鐘信號的邊沿到來時才會工作，之前和之后都是只有泄露電流從電源流到地，所以沒有靜態功耗，因而大大降低了功耗。

表1 幾種10bit的DAC 電容陣列方案的對比

圖4 本文所采用的兩級動態比較器

比較器的工作過程分為兩個過程：復位階段和采樣階段。復位階段時，時鐘信號CLK處于低電平，時鐘信號CLKN是CLK經過反相器產生，因而在復位階段除于高電平。此時M3和M4導通，M5截止，鎖存器的兩個輸入端Dp和Dn被預充電至高電平VDD，M6截止，M13和M14導通，兩個輸出端被放電到地。當時鐘信號的上升沿到來時M3、M4截止，M5導通，鎖存器的兩個輸入節點Dn和Dp的電平開始下降，假設Vip＞Vin，此時Dn節點電平下降的速度快于Dp節點。同時CLKN是高電平，M13、M14截止，M6導通，鎖存比較器開始工作，電源通過M7、M8通路對輸出節點Outp和Outn充電。由于Dn節點電平下降快，M7通路的電流將大于M8通路，所以節點Outp的上升速度快于階段Outn，當Outp的電平上升到M12的閾值電壓時，M12導通，降低了Outn的上升速度，這又反過來加快了Outp的上升速度，如此的正反饋循環最終導致Outp被拉至高電平，此時M10截止M12導通，Outn下降到了低電平。前置預放大器在開始工作前M5截止，Dn和Dp除于高電平，開始工作后M3、M4又截止了，所以電源到地的通路。不存在鎖存比較器完成比較過程的時間較短，而且完成比較后Outp和Outn分別被拉到高低電平，同樣不存在電源到地的通路。因此，這種比較器沒有靜態功耗。

3 數字控制邏輯電路

本文所設計的數字控制邏輯電路如圖5所示。

圖5 本文設計的移位寄存器與數字控制邏輯

如圖5中所示，上面一列的D觸發器由于控制時序信號，下面一列D觸發器用于寄存轉換出來的數字碼，并且把這些數字碼反饋回去控制電容陣列的下極板開關。

上面的D觸發器的D與Q依次相連，下面的D觸發器的D輸入端全部連接到比較器的正輸出端。在開始復位時，所有D觸發器的Q端都被置零，復位信號結束且正常轉換開始后，上面D觸發器DFF1開始接收高電平信號，每隔一個周期，高電平便會向右移一位，對應的每個周期上面都有一個D觸發器的反相輸出端產生一個下降沿。例如，第1個轉換周期時，只有DFF1的反相輸出端產下降沿，這個下降沿信號作為下面的D觸發器陣列DFF12的觸發信號，比較器正輸出端的信號只輸入DFF12當中，而其他的D觸發器因沒有觸發信號而保持原本的狀態.到了第二個周期時，高電平信號被傳輸到DFF2中，于是DFF2的反相輸出端產生下降沿，而上面的其他D觸發器不發生狀態的改變。這個下降沿同時觸發了DFF13，比較器的正輸出端的結果因而能夠只存入DFF13當中。

4 電路整體仿真結果

本文所設計的10bit低功耗SAR ADC采用SMIC 40nM的工藝，電源電壓為1.1V，采樣率為1MS/s，整體電路在Cadence中仿真，輸入信號采用兩個相位相反，中間電平是0.5V，而且幅度也是0.5V的正弦模擬信號，信號的頻率是16.7KHz。圖5顯示了ADC轉換的數字碼的頻域圖。從頻域圖中可以看出，輸出信號的信噪失真比(SNDR)是60.8dB，無雜散動態范圍(SFDR)是75.7dB，有效位數(ENOB)是9.8位。測得電路的平均電流為2.2μA，所以其整體功耗為2.43μW，FOM值表示ADC的效率值，它可以有以下公式得出：

其中Ptotal代表電路整體的功耗，fs代表采樣率。由(3)可得本文所設計的電路在1MS/s的采樣率下的FOM值為2.72fJ/conversion-step。

圖6 輸出數字碼的各種頻率成分的相對幅度

5 總結

本文基于對文獻[2]中所提出的tri-level電容陣列的改進的基礎上設計了一款10bit 1MS/s的低功耗SAR ADC。改進的tri-level電容陣列的轉換能耗進一步地降低，文獻[2]中的tri-level電容陣列應用于10bitSAR ADC時消耗的平均能量是42.42，但是本文所改進的方案僅僅消耗31.8的能量，能量利用率提高了25%。而且這種方案同樣不消耗復位能量。

本文采用了無靜態功耗的動態比較器，數字控制邏輯電路采用兩列D觸發器構成，所設計的SAR ADC的SNDR為60.8dB，SFDR是75.7dB，ENOB是9.8位，整體功耗僅僅2.43μW，FOM值為2.72fJ/conversion-step。

優化電容陣列算法是降低整體SAR ADC功耗的主要途徑，近年來國內外也有不少研究人員將精力投入到這方面的研究，取得了不錯的成果。本文所提出的電容陣列方案也可以進一步優化以使功耗降低。

[1]Zhang,H.,Zhang,R.,et al.“A Energy efficient higher side reset and set switching scheme for SAR ADC”.IEEE Electron.Lett.,vol.53,no.18,pp.1238-1240,Aug.2017.

[2]C.Yuan,Y.Lam.“Low-energy and area-efficient tri-level switching scheme for SAR ADC”.IEEE Electron.Lett.,vol.48,no.9,pp.482-483,Apr.2012.

[3]Sanyal,A.,and Sun,N.“SAR ADC architecture with 98%reduction in switching energy over conventional scheme”.IEEE Electron.Lett.,vol.49,no.4,pp.248-250,Feb.2013.

[4]Xie,L.,Wen,G.,Liu,J.“Energy efficient hybrid capacitor switching scheme for SAR ADC”.IEEE Electron.Lett.,vol.50,no.1,pp.22-23,Jan.2014.

[5]S.R.Srinivasan,P.T.Balsara.“Energy-efficient sub-DAC merging scheme for variable resolution SAR ADC”.IEEE Electron.Lett.,vol.50,no.20,pp.1421-1423,Sept.2015.

[6]Liu,C.C.,Chang,S.J.,Huang,G.Y.,et al.“A 10-bit 50-MS/s SAR ADC with a monotonic capacitor switching procedure”.IEEE Solid-State Circuits,vol.45,no.4,pp.731-740,Apr.2010.