短溝MOS器件GIDL漏電的改善

顧 祥，陳 天，洪根深，趙文彬

（1.中國電子科技集團(tuán)公司第五十八研究所，江蘇無錫 214035；2.華潤微電子有限公司，江蘇無錫 214061）

1 引言

當(dāng)工藝制程進(jìn)入深亞微米階段，短溝道效應(yīng)（SCE）引起的亞閾漏電使CMOS器件的關(guān)態(tài)特性變差、靜態(tài)功耗增大；在數(shù)字電路和存儲(chǔ)單元中，它還可能導(dǎo)致邏輯狀態(tài)絮亂。當(dāng)柵介質(zhì)層按等比例縮小，柵漏電壓VDG(VG=0，VD＜擊穿電壓)使NMOSFET柵覆蓋的漏區(qū)表面為深耗盡時(shí)，能帶發(fā)生彎曲使Si價(jià)帶電子通過帶-帶（B-B）遂穿進(jìn)入導(dǎo)帶，流向漏極，而產(chǎn)生的空穴絕大部分流向襯底，形成二次擊穿電流，即GIDL電流，如圖1所示，從而導(dǎo)致?lián)舸╇妷航档?，截止?fàn)顟B(tài)特性進(jìn)一步蛻變[1-3]。GIDL效應(yīng)是引起極小尺寸MOSFET亞閾漏電的關(guān)鍵因素[4,5]。

圖1 GIDL漏電流產(chǎn)生機(jī)制

超深亞微米器件為了抑制SCE效應(yīng)，改善器件的關(guān)態(tài)特性，基本采用帶有角度的Halo注入工藝，提高器件源漏結(jié)附近的溝道摻雜濃度，有效減弱了源漏向溝道區(qū)的耗盡[6-8]，但該工藝的引入使得源漏摻雜對(duì)GIDL的影響機(jī)制變得更加復(fù)雜。本文利用工藝實(shí)驗(yàn)和器件的二維模擬仿真，給出了Halo注入、LDD注入對(duì)NMOS器件GIDL效應(yīng)的影響，實(shí)驗(yàn)數(shù)據(jù)顯示了Halo注入工藝比其他工藝對(duì)GIDL效應(yīng)的影響更大，通過降低Halo注入可以有效改善GIDL效應(yīng)。

2 實(shí)驗(yàn)

本文基于0.13 μm 1.2 V/3.3 V邏輯工藝平臺(tái)，研究對(duì)象是1.2 V NMOS器件，多晶柵長0.13 μm，柵寬10 μm，柵氧厚度1.6 nm，主要工藝流程見圖2；對(duì)工藝過程中的Halo注入、LDD注入、源漏RTA退火進(jìn)行分片試驗(yàn)，分片條件見表1；試驗(yàn)后通過Vg-Id曲線、飽和電流以及漏電流的測試來評(píng)估不同工藝對(duì)GIDL效應(yīng)的影響。……