基于FPGA的機載應答機數字DMTL設計

四川九洲空管科技有限責任公司 夏喜龍 祝正燕

0 引言

機載應答機（“Airborne Transponder”）的譯碼性能對機載應答機系統性能有著重要的影響，機載應答機譯碼一般有兩部分組成：DMTL（Dynamic Minimum Trigger Level）模塊和模式譯碼模塊。DMTL模塊接收來自接收機的對數視頻信息，經旁瓣處理、門限處理后生成PSV信號及幅度指示信號至譯碼模塊；譯碼模塊依據PSV、幅度指示信號解析出詢問模式，并選擇相應的應答天線送至應答編碼模塊。

DMTL特性對于機載應答機的旁瓣特性、多徑詢問下的應答性能及高密度詢問下的性能有著重要的影響，對于提升應答機的譯碼性能具有重要的意義。目前應答機視頻處理比較成熟的電路為模擬式電路，由于該電路采用全模擬電路設計，設計采用了固定延遲線、恒流源、放大器，比較器，定時器等模擬器件，并配有相當數量的電阻、電容，為調諧參數，配備了較多了可調電阻[1]。

數字電路較模擬電路在可靠性、抗干擾性方面有著先天的優勢，且隨著高速A/D采樣技術、FPGA技術的發展，采用數字DMTL成為可能，因此，設計數字DMTL是必要且可實施的。

1 技術需求

按照ICAO附件10[2]及DO-181E[3]中對機載應答機的要求，機載應答機具有的以下性能應通過DMTL實現[4]。

1.1 旁瓣處理

P2＞P1脈沖幅值時，90%被抑制（靈敏度電平之上3dB～50dB）；

P1＞P2＋9dB脈沖幅值時，90%應回答（靈敏度電平之上3dB～50dB）。

1.2 回波抑制和恢復

應答器的設計必須包含回波抑制裝置，以保證當空間信號出現回波時還可能正常運行。

1.2.1 靈敏度降低

在接收任何持續時間超過0.7微秒的脈沖時，應答機應提高接收機的閾值。閾值位于使靈敏度降低的脈沖電平和該電平-9dB之間的范圍內，除非在接收到使靈敏度降低的那個脈沖之后的第1微秒期間內出現過沖。

1.2.2 恢復

靈敏度降低之后，接收機會在接收到降低靈敏度的脈沖后沿之后將其靈敏度恢復到MTL的3dB范圍以內，其恢復平均速度不超過4.0dB/us。

1.3 應答率限度控制

為保護系統免受應答器過荷詢問效應的影響，當已達到預定應答率時防止對較弱信號的應答，在設備中必須帶有降低靈敏度式應答限度控制。

2 實施方案

如圖1所示，數字DMTL分下通道（bot）和上通道（top）兩個通道，分別為DDMTL單元的兩個例化，幅度指示信號（ant_sel_ind）通過比較上下通道的天線選擇（ant_sel_amp_level）生成，當下通道強時，輸出為低；否則為高。

圖1 FPGA軟件功能框圖

單個通道DDMTL單元如圖2所示，模擬視頻輸入信號經A/D量化后進入FPGA，FPGA完成DMTL的控制，基本工作過程如下：

a)來自接收機的模擬視頻輸入一路進行延遲后輸出至比較電路，另一路經6dB衰減后進入信號保持衰單元；

b)信號保持衰減單元一路輸出至比較電路，另一路去往通道比較。信號保持衰減單元保持衰減特性受3us保持、自動過載（AOC）控制、靈敏度（MTL）控制單元的控制。

圖2 單個通道DMTL功能框圖

3 測試驗證

3.1 軟件仿真結果

通過modelsim對數字DMTL進行了仿真，結果如圖3所示，通過仿真可以看出：

a)P2＞P1脈沖幅值時，未生成PSV，P1＞P2＋9dB脈沖幅值時，生成PSV旁瓣處理正確（按照接收機對數特性，1db對應數值為3）；

b)當收到大于0.7us的脈沖后，靈敏度下降至當前脈沖幅度-6dB，4us后以4.0dB/us的速率下降；

c)當下通道信號強時，ant_sel_ind信號為并保持3us左右。

圖3 FPGA軟件仿真特性

3.2 系統測試

依托于JZ/YD126XD機載應答機進行了系統測試及空中試驗，測試方法參見參考文獻4。測試表明，與視頻處理相關的特性旁瓣抑制特性、靈敏度降低與恢復特性、AOC特性、天線分集特性均滿足系統要求。

4 結語

數字DMTL單元硬件平臺采用A/D及FPGA，DMTL控制通過FPGA軟件實現。通過仿真測試、系統測試表明：數字DMTL單元達到相關標準的技術要求，較傳統模擬方式，該設計可靠性、經濟型、尺寸重量等指標均具有較大的優勢。該設計也可進一步推廣至中頻/射頻數字化應答機設計中，具有較好的推廣應用價值。