DSP+FPGA的集群信息監(jiān)控系統(tǒng)優(yōu)化設(shè)計(jì)*

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(1.湘潭大學(xué) 微電子科學(xué)與工程系，湘潭 411105；2.湖南進(jìn)芯電子科技有限公司)

引 言

隨著互聯(lián)網(wǎng)及大數(shù)據(jù)業(yè)務(wù)的迅速發(fā)展，信息存儲(chǔ)量將呈現(xiàn)指數(shù)式的爆發(fā)增長(zhǎng)，人們對(duì)信息處理速度的要求也越來(lái)越高。在信息時(shí)代信息檢索、信息共享成為時(shí)下信息處理的熱點(diǎn)，在此需求下云計(jì)算系統(tǒng)應(yīng)運(yùn)而生，云計(jì)算的出現(xiàn)不僅滿足了大數(shù)據(jù)的存儲(chǔ),也滿足了對(duì)數(shù)據(jù)的快速處理和檢索需求，因此云計(jì)算也成為時(shí)下大數(shù)據(jù)處理的潮流[1]。

但是云計(jì)算系統(tǒng)并行度高、結(jié)構(gòu)復(fù)雜而規(guī)模龐大，這就對(duì)其運(yùn)行狀態(tài)的監(jiān)控帶來(lái)了很大難度。本系統(tǒng)提出的集成信息監(jiān)控方案極大地縮小了系統(tǒng)監(jiān)控板載卡的大小，同時(shí)一塊板載監(jiān)控板可監(jiān)測(cè)整個(gè)云計(jì)算小機(jī)柜的主板運(yùn)行狀態(tài)，可替代現(xiàn)階段的一塊板載卡只能采集監(jiān)控一塊主板運(yùn)行狀態(tài)的方案。

這種集成式信息監(jiān)控方案同時(shí)利用了DSP支持豐富的中斷源，其支持中斷響應(yīng)的快速處理特性，利用FPGA的可編程特性集成大量信息采集通路，其可廣泛應(yīng)用于各種系統(tǒng)的實(shí)時(shí)運(yùn)行狀態(tài)監(jiān)控。

1 現(xiàn)有監(jiān)測(cè)系統(tǒng)簡(jiǎn)介

云計(jì)算等大規(guī)模集群系統(tǒng)的運(yùn)行狀態(tài)需要進(jìn)行實(shí)時(shí)監(jiān)控，現(xiàn)在較多的方案是在計(jì)算主板PCB上開(kāi)發(fā)出一片區(qū)域[2]，在此區(qū)域上設(shè)計(jì)系統(tǒng)信息采集監(jiān)控電路，包括監(jiān)測(cè)該塊計(jì)算主板的系統(tǒng)功耗、電壓波動(dòng)、溫度及電流均流等特性，并將其實(shí)時(shí)輸出到監(jiān)控端。其設(shè)計(jì)方式如圖1所示，主要利用UART控制器及I2C控制器芯片采集系統(tǒng)運(yùn)行狀態(tài)，采集溫度傳感器的數(shù)據(jù)、電源信息、CPU的部分顯示數(shù)據(jù)的輸出[3]。將采集到的信息傳輸?shù)紻SP，DSP在接收到信息后對(duì)信息進(jìn)行處理，每塊板載監(jiān)控系統(tǒng)都將處理后的數(shù)據(jù)通過(guò)板級(jí)間的互聯(lián)接口送到顯示端顯示。

圖1 系統(tǒng)硬件結(jié)構(gòu)框圖

這種設(shè)計(jì)方案無(wú)疑增加了主系統(tǒng)的設(shè)計(jì)復(fù)雜性、增大了面積及提高了成本，沒(méi)有充分利用DSP高效的數(shù)據(jù)處理特性，浪費(fèi)了大量DSP的資源。這種方式亟待改進(jìn)，需要更簡(jiǎn)潔的系統(tǒng)設(shè)計(jì)、更低廉的價(jià)格實(shí)現(xiàn)對(duì)系統(tǒng)的監(jiān)測(cè)。

2 改進(jìn)后監(jiān)測(cè)系統(tǒng)設(shè)計(jì)

在設(shè)計(jì)之初，基于對(duì)需求的時(shí)效性、設(shè)計(jì)的簡(jiǎn)潔性及降低成本的考慮，提出了一種新的集群系統(tǒng)運(yùn)行狀態(tài)監(jiān)測(cè)方案，其應(yīng)用如圖2所示。

圖2 新系統(tǒng)硬件結(jié)構(gòu)框圖

該方案模塊框圖如圖3所示。用一塊DSP芯片和一片F(xiàn)PGA芯片集成大量信息采集通路[4]，這樣就不需要在每塊主板上都開(kāi)辟區(qū)域用來(lái)設(shè)計(jì)監(jiān)測(cè)電路，而是單獨(dú)做成一塊小PCB板，將該模塊設(shè)計(jì)在板級(jí)間互聯(lián)接口模塊板上，多塊系統(tǒng)計(jì)算主板通過(guò)板級(jí)互聯(lián)接口連接到板級(jí)互聯(lián)接口上[5]，這樣該板可以監(jiān)測(cè)多達(dá)32塊系統(tǒng)主板，大大降低了設(shè)計(jì)的復(fù)雜度及系統(tǒng)成本。

信息采集通路主要通過(guò)UART和I2C接口實(shí)現(xiàn)，因此在FPGA中設(shè)計(jì)了UART控制器和I2C控制器。

圖3 監(jiān)測(cè)系統(tǒng)優(yōu)化方案

2.1 UART控制器設(shè)計(jì)

UART接口控制器具有片選、中斷、復(fù)位、讀寫控制、串口收發(fā)及八位數(shù)據(jù)總線，內(nèi)有收發(fā)各16B的buffer，具有串并及并串轉(zhuǎn)換[7]，如圖4所示。對(duì)CPU產(chǎn)生中斷后，若直到buffer滿并且仍在接收數(shù)據(jù)，CPU還未響應(yīng)中斷，則按照先入先丟的原則丟失前位數(shù)據(jù)。

圖4 UART控制器

該模塊內(nèi)寄存器設(shè)置有：中斷使能寄存器、FIFO控制寄存器、中斷識(shí)別寄存器、加載控制寄存器、狀態(tài)信息指示寄存器、發(fā)送保持寄存器及接收緩沖寄存器。

主要寄存器位定義說(shuō)明如下。

中斷使能寄存器IER：8位寬，高4位始終保持為零，后4位依次是禁止調(diào)制解調(diào)狀態(tài)中斷、使能接收線性狀態(tài)中斷、使能發(fā)送保持寄存器空中斷、使能接收數(shù)據(jù)可用中斷。

FIFO控制寄存器FCR：8位寬，為只寫寄存器，F(xiàn)CR的bit6和bit7用來(lái)設(shè)置接收FIFO中斷的觸發(fā)位置；bit3～bit5為保留位。bit2置位將使發(fā)送FIFO復(fù)位，F(xiàn)CR的bit1置位將使接收FIFO復(fù)位，F(xiàn)CR的bit0置位將使能FIFO。

2.2 I2C接口控制器設(shè)計(jì)

圖5 I2C控制器

并行總線數(shù)據(jù)進(jìn)入內(nèi)部總線buffer，經(jīng)移位寄存器轉(zhuǎn)換成I2C格式的數(shù)據(jù)輸出，能夠?qū)崿F(xiàn)I2C的master和slave的切換，實(shí)現(xiàn)規(guī)定的中斷產(chǎn)生。有效采集到總線的讀寫信號(hào)，并由內(nèi)部registers通知軟件在何時(shí)何條件下進(jìn)行讀寫[8]，如圖5所示。

該模塊內(nèi)寄存器設(shè)置有：I2C地址寄存器、I2C數(shù)據(jù)寄存器、I2C控制寄存器及I2C狀態(tài)寄存器。

3 兩種接口控制器擴(kuò)展設(shè)計(jì)

由于該監(jiān)控系統(tǒng)采用采集通路集成的方式，因此需將接口做擴(kuò)展設(shè)計(jì)，擴(kuò)展采用對(duì)高位地址進(jìn)行譯碼的方式進(jìn)行。 本設(shè)計(jì)中擴(kuò)展了32路串口，其片選產(chǎn)生方式如下：

assign uart_00 = cs_n | !(addr[11:4]== 8'ha0);

assign uart_01 = cs_n | !(addr[11:4]== 8'hb0);

assign uart_02 = cs_n | !(addr[11:4]== 8'hc0);

assign uart_03 = cs_n | !(addr[11:4]== 8'hd0);

……

assign uart_28 = cs_n | !(addr[11:4]== 8'ha7);

assign uart_29 = cs_n | !(addr[11:4]== 8'hb7);

assign uart_30 = cs_n | !(addr[11:4]== 8'hc7);

assign uart_31 = cs_n | !(addr[11:4]== 8'hd7);

其中cs_n為UART控制器總片選信號(hào)，在這種方式下可在地址掃描控制下依次讀出每一路控制器的輸出數(shù)據(jù)。

該設(shè)計(jì)中擴(kuò)展了32路I2C總線，其片選產(chǎn)生方式和串口的片選產(chǎn)生方式相同。在選中了相應(yīng)的控制器后還可以讀出相應(yīng)的I2C控制通路中的數(shù)據(jù)。在通過(guò)地址掃描的策略選中一路控制器后，就會(huì)讀出其中的數(shù)據(jù)，一幀數(shù)據(jù)全部讀完后就會(huì)產(chǎn)生對(duì)應(yīng)的中斷，該中斷就會(huì)上報(bào)給DSP，DSP接收到該外部中斷后[6]，就會(huì)啟動(dòng)中斷響應(yīng)機(jī)制，讀出控制器中的數(shù)據(jù)并進(jìn)行處理。

這種系統(tǒng)設(shè)計(jì)結(jié)構(gòu)可以利用一塊PCB監(jiān)測(cè)多達(dá)32塊系統(tǒng)主計(jì)算板。

4 測(cè)試結(jié)果

通過(guò)對(duì)現(xiàn)有集群信息監(jiān)控系統(tǒng)的優(yōu)化設(shè)計(jì)，有效地降低了整個(gè)系統(tǒng)成本，降低了系統(tǒng)設(shè)計(jì)的復(fù)雜性。對(duì)其中兩個(gè)主要模塊的仿真結(jié)果如圖6所示。

圖6 單板監(jiān)測(cè)測(cè)試圖

測(cè)試的過(guò)程利用ADP32F12A作為監(jiān)測(cè)核心板，監(jiān)測(cè)通路擴(kuò)展采用Xilinx的FPGA，以ADP32F335作為測(cè)試待測(cè)板。從圖6可以看出，實(shí)驗(yàn)正確監(jiān)測(cè)到了待測(cè)板核心運(yùn)算單元的溫度、待測(cè)板當(dāng)前電壓及電流等信息，驗(yàn)證了設(shè)計(jì)的正確性。

測(cè)試結(jié)果驗(yàn)證了該系統(tǒng)的優(yōu)化設(shè)計(jì)的正確性，在具體運(yùn)行環(huán)境中可將監(jiān)測(cè)核心板DSP和FPGA做成一塊小的板卡。本系統(tǒng)硬件電路設(shè)計(jì)簡(jiǎn)單，信息采集通路集成度高、成本低，適合嵌入式應(yīng)用的特點(diǎn)，將會(huì)被廣泛地應(yīng)用在大規(guī)模云計(jì)算系統(tǒng)運(yùn)行狀態(tài)監(jiān)測(cè)等領(lǐng)域。

結(jié) 語(yǔ)